3、PDN基础概念：电源分配网络（PDN）的组成、IR Drop、L di/dt噪声、电源完整性（PI）目标
好，咱们今天聊聊PDN。说白了，电源分配网络就是芯片的“血管系统”。没有它，再牛的电路也只是一堆死硅。我入行那会儿，总觉得PDN是后端里最“无聊”的部分——不就是铺点金属、打几个过孔吗？直到有一次项目，芯片在低频测试全过，一上高频就随机死机。查了两个月，最后定位到是PDN的交流阻抗出了问题。从那以后，我再也不敢小看这个“血管系统”了。
3.1 PDN的组成：从稳压器到晶体管
一个完整的PDN，从板级到芯片内部，大致分这么几层：
- VRM（电压调节模块）：板上的稳压器，负责把输入电压转换成芯片需要的核心电压。嗯，这里要注意，VRM的响应速度有限，高频瞬态电流它根本来不及反应。
- PCB级去耦电容：大容量的电解电容或陶瓷电容，放在PCB上。它们的作用是“蓄水池”，应对中等频率的电流需求。
- 封装级PDN：从焊球到芯片焊盘的走线、过孔、键合线或TSV。封装寄生参数（电阻、电感）是IR Drop和L di/dt噪声的主要来源之一。
- 芯片级PDN：芯片内部的电源网格（Power Grid），包括顶层金属的VDD/VSS环、中间层的电源条带（Strap）、底层的局部电源线。这部分是我最常打交道的地方。
- 片上去耦电容（Decap）：在芯片空闲区域填充的MOS电容或MIM电容。它们专门对付高频瞬态电流。
核心观点：PDN设计的本质，就是让电流从VRM到每个晶体管的路径上，阻抗足够低、响应足够快。任何一个环节出现瓶颈，都会导致电压波动。
我个人习惯把PDN想象成一个多级“水库”系统：VRM是源头的大坝，PCB电容是中间水库，封装电容是支流蓄水池，芯片内部的Decap则是每家每户的水缸。电流需求一来，离得最近的“水缸”先放水，同时上游水库开始补水。如果哪个环节的水量不够，或者水管太细（电阻大）、水流拐弯太急（电感大），电压就会掉下去。
3.2 IR Drop：直流电压降
IR Drop，说白了就是电流流过电阻时产生的电压降。公式很简单：V = I × R。但在芯片里，这个R不是单个电阻，而是从电源焊盘到每个标准单元电源引脚之间的所有金属电阻之和。
你想想看，一个高性能芯片的峰值电流可能达到几十甚至上百安培。即使电源网格的电阻只有几毫欧，IR Drop也能轻松超过几十毫伏。我做过一个7nm的GPU项目，核心电压标称0.75V，IR Drop预算只有30mV。也就是说，芯片最远的那个晶体管，实际看到的电压不能低于0.72V。这个余量非常紧张。
IR Drop分两种：
- 静态IR Drop：由平均电流和电源网格的直流电阻决定。说白了就是“一直存在的压降”。
- 动态IR Drop：由瞬态电流变化引起。当大量寄存器同时翻转时，电流瞬间飙升，IR Drop也会瞬间增大。
避坑指南：我曾经在一个项目中，静态IR Drop仿真全绿，但芯片跑起来就是不稳定。后来发现是动态IR Drop在时钟沿附近瞬间超过了阈值。从那以后，我每次做IR Drop分析，都会同时看静态和动态两个结果，而且特别关注时钟沿附近的时间窗口。
3.3 L di/dt噪声：交流电压波动
L di/dt噪声，是PDN中另一个“隐形杀手”。公式是：V = L × (di/dt)。L是电流路径上的寄生电感，di/dt是电流变化率。
为什么这个噪声特别讨厌？因为现代芯片的电流变化率实在太快了。一个高性能CPU的核心频率是3GHz，一个时钟周期只有333皮秒。在这段时间内，电流可能从10A飙升到50A。di/dt高达120 A/ns！即使封装引线的电感只有0.1nH，产生的电压噪声也有12mV。再加上IR Drop，很容易就把电压压到阈值以下。
L di/dt噪声和IR Drop的区别在于：
- IR Drop是“慢变量”，主要影响平均电压水平。
- L di/dt是“快变量”，主要影响电压的瞬态波动，表现为电源轨上的毛刺或振铃。
我记得有一次做DDR接口的PDN分析，发现数据总线在切换时，电源电压上出现了一个明显的下冲，幅度超过100mV。查了半天，发现是封装上的一根电源引脚离芯片太远，寄生电感太大。后来在封装设计上增加了两个电源引脚，问题就解决了。嗯，这就是L di/dt的典型表现。
3.4 电源完整性（PI）目标：我们到底要满足什么？
电源完整性（PI）的目标，说白了就是一句话：保证芯片每个晶体管在任何时刻都能看到足够稳定、足够干净的电源电压。具体来说，有以下几个量化指标：
| 指标 | 典型值 | 说明 |
|---|---|---|
| 静态IR Drop | < 5% VDD | 平均电压降，不能超过电源裕度 |
| 动态IR Drop | < 10% VDD | 瞬态电压降，通常比静态更严格 |
| L di/dt噪声 | < 5% VDD | 交流噪声峰值，不能触发时序违例 |
| 目标阻抗（Z_target） | Z_target = VDD × 纹波% / I_max | PDN在全频段内的阻抗上限 |
| 谐振频率 | 避开工作频率及其谐波 | 防止PDN自激振荡 |
这里我想重点说说“目标阻抗”这个概念。它是由Intel的Larry Smith博士提出的，现在已经是PI设计的金标准。公式很简单：Z_target = (VDD × 纹波%) / I_max。比如VDD=0.75V，允许5%的纹波，最大电流50A，那么Z_target = (0.75 × 0.05) / 50 = 0.75mΩ。也就是说，PDN从DC到GHz频段，阻抗都不能超过0.75毫欧。
注意：目标阻抗不是一成不变的。不同频率下，电流需求不同，目标阻抗也可以不同。比如低频段（<1MHz）电流大，目标阻抗要低；高频段（>100MHz）电流小，目标阻抗可以适当放宽。但无论如何，PDN的阻抗曲线必须低于目标阻抗曲线，否则就会产生不可接受的电压噪声。
我个人做PI分析时，会重点关注三个频段：
- 低频段（DC~1MHz）：主要靠VRM和PCB大电容。IR Drop是主要问题。
- 中频段（1MHz~100MHz）：主要靠封装电容和片上Decap。L di/dt噪声开始显现。
- 高频段（>100MHz）：主要靠片上Decap和电源网格的分布电容。谐振和振铃是主要风险。
你想想看，如果PDN在某个频率点的阻抗超过了目标值，那么当芯片在这个频率附近工作时，电源电压就会产生过大的波动。这个波动会直接反映在晶体管的延迟上——电压低了，门延迟变大，setup违例；电压高了，hold违例。这就是PDN和时序违例之间的直接联系。
一句话总结：PDN设计的目标，就是让电源阻抗在全频段都低于目标值，从而保证电压波动在允许范围内。IR Drop和L di/dt是电压波动的两个主要来源，一个管直流，一个管交流。理解了这些，你就能明白为什么PDN分析是时序收敛的前提。
这张图把PDN的四个核心知识点串在了一起。你从中心开始，沿着分支走一遍，就能理解PDN的全貌。我个人建议你把它保存下来，做PI分析时对照着看，思路会清晰很多。
实用技巧：在做早期芯片规划时，我会先估算目标阻抗，然后反推需要多少片上Decap、电源网格要多密。这样到了后端实现阶段，PDN的调整空间就大很多。别等到布局布线完了才发现PDN有问题，那时候改起来成本太高了。
好了，PDN的基础概念就聊到这儿。记住，IR Drop和L di/dt是PDN的两个核心问题，目标阻抗是衡量PDN好坏的金标准。下一节我们会深入讨论PDN分析的具体方法和工具，到时候我会分享一些实战中的“坑”和“招”。