一、时序收敛基础概念
各位同学好，我是老李。做FPGA这行十几年了，今天咱们聊聊时序收敛。说实话，这玩意儿是FPGA设计的命门。你逻辑写得再漂亮，时序过不了，一切都是白搭。
我记得刚入行那会儿，带我的师傅就说了一句话：「时序收敛是FPGA工程师的成人礼。」当时我不理解，直到自己第一次流片失败，才真正懂了这句话的分量。
好，咱们直接进入正题。今天先讲四个最基础的概念：建立时间、保持时间、时序路径、时钟偏斜。这四个概念，说白了就是时序分析的四大基石。
1.1 建立时间（Setup Time）
建立时间是什么？简单说，就是数据在时钟有效沿到来之前，必须提前稳定下来的最短时间。
你想想看，寄存器要采样数据，总得给人家一点反应时间吧？就像你拍照，被拍的人得先站好位置，不能快门按下去人还在跑。这个「站好位置」的时间，就是建立时间。
关键点：建立时间不满足，数据可能被采错。我在项目中遇到过好几次，板子跑低频没问题，一上高频就随机出错。查到最后，都是建立时间违规。
用公式表达就是：
数据到达时间 + 建立时间 <= 时钟到达时间说白了，数据得「早到」且「等得起」。
1.2 保持时间（Hold Time）
保持时间跟建立时间正好相反。它要求数据在时钟有效沿之后，还要再稳定一段时间。
为什么要有保持时间？因为寄存器内部电路需要时间来完成采样动作。时钟沿过去了，数据不能马上变，得「保持」一会儿。
注意：保持时间违规比建立时间更隐蔽。建立时间违规通常可以通过降频来验证，但保持时间违规跟频率无关，是电路本身的问题。我曾经调试一块板子，怎么降频都不行，最后发现是保持时间差了0.1ns。
保持时间的公式：
数据保持时间 >= 寄存器要求的保持时间1.3 时序路径
时序路径，就是数据从起点到终点的传播路径。FPGA里主要有四种路径：
| 路径类型 | 起点 | 终点 | 说明 |
|---|---|---|---|
| 寄存器到寄存器 | 寄存器时钟引脚 | 寄存器数据输入 | 最常见的路径，占90%以上 |
| 输入到寄存器 | 芯片输入引脚 | 寄存器数据输入 | 外部信号进来 |
| 寄存器到输出 | 寄存器时钟引脚 | 芯片输出引脚 | 信号送出去 |
| 输入到输出 | 芯片输入引脚 | 芯片输出引脚 | 纯组合逻辑路径 |
我个人习惯，拿到一个新设计，先看寄存器到寄存器的路径。这条路径搞定了，其他路径基本不会有大问题。
1.4 时钟偏斜（Clock Skew）
时钟偏斜，就是同一个时钟信号到达不同寄存器的时间差。
为什么会这样？因为时钟走线有长度，有负载，有工艺偏差。就像一群人跑步，起点一样，但跑到终点的时间不可能完全相同。
小技巧：时钟偏斜不一定是坏事。如果时钟偏斜的方向跟数据流向一致，反而能帮助时序收敛。我做过一个项目，故意在时钟树上加延迟，让后级寄存器晚一点收到时钟，结果建立时间余量多了0.3ns。
时钟偏斜的计算：
时钟偏斜 = 终点时钟延迟 - 起点时钟延迟正值表示终点比起点晚收到时钟，负值则相反。
知识体系总览
下面这张图，是我自己画的时序收敛知识体系。你看一眼，心里就有谱了。
这张图把四个概念串起来了。你看，时序收敛是核心，四个分支分别对应四个基础概念。每个概念下面又有具体的子项。做时序分析的时候，脑子里要有这张图。
避坑指南
最后，分享几个我踩过的坑：
- 建立时间不够？ 先查组合逻辑是不是太深了。我曾经把一段逻辑拆成三级流水，时序立马就过了。
- 保持时间违规？ 看看是不是路径太短了。有时候加几个缓冲器就能解决。
- 时钟偏斜太大？ 检查时钟树综合的约束是不是设对了。我见过有人忘了设时钟约束，结果偏斜跑了2ns。
记住一句话：时序分析不是玄学，是数学。每个参数都有物理意义，每个违规都有解决办法。别怕，慢慢来。
嗯，今天就到这儿。这四个概念你吃透了，后面的内容就好办了。