一、收发器约束概述
什么是收发器约束？
收发器约束，说白了就是告诉 Vivado 工具：你的高速串行接口想怎么跑。
我刚开始接触 FPGA 里的高速收发器时，觉得这东西就是个黑盒子。把 GTX/GTH 例化好，连上时钟，数据就能飞出去。直到第一次调试时，眼图乱成一团麻，我才意识到——约束没做对，一切都是白搭。
收发器约束，主要包含这几类：
- 时钟约束——告诉工具参考时钟的频率、抖动要求
- 数据路径约束——定义 TX/RX 之间的时序关系
- 物理约束——比如差分对的位置、端接方式
- 协议相关约束——像 PCIe、SATA、Ethernet 这些协议特有的要求
嗯，你可以把它理解成一份「使用说明书」。没有它，Vivado 就不知道该怎么布线、怎么优化、怎么保证你的收发器能稳定工作。
为什么需要约束？
这个问题，我当年也问过自己。明明例化好了 IP，为什么还要写约束？
原因其实很简单：收发器的工作频率太高了。
普通的 FPGA 逻辑，跑个 200MHz 就算不错了。但收发器动不动就是 5Gbps、10Gbps、甚至 28Gbps。这么高的速率，信号在芯片内部走的路稍微长一点，时序就崩了。
约束的作用，就是帮 Vivado 搞清楚：
- 时钟从哪里来，到哪里去
- 数据什么时候该采样
- 哪些路径是关键的，必须优先优化
我个人的经验是：约束写得好不好，直接决定了你的板子能不能调通。有一次我帮同事排查一个 PCIe 链路不稳定问题，折腾了两天，最后发现是参考时钟的约束写错了——Vivado 以为时钟是 100MHz，实际板子上是 125MHz。你说冤不冤？
约束冲突的常见类型
约束冲突，就是 Vivado 发现你写的约束互相矛盾，或者约束和实际电路对不上。我总结了几种最常见的：
| 冲突类型 | 典型表现 | 我踩过的坑 |
|---|---|---|
| 时钟域冲突 | 两个不同频率的时钟被当成同步时钟处理 | 曾经把 GT 恢复时钟和系统时钟混在一起约束，结果时序分析全乱套 |
| 约束优先级冲突 | 同一个路径被多条约束覆盖，且优先级矛盾 | set_max_delay 和 create_clock 打架，Vivado 不知道该听谁的 |
| 物理约束冲突 | 管脚位置约束和收发器通道位置不匹配 | 有一次把 GTX 的 TX 和 RX 分配到了不同的 Quad，结果布线失败 |
| 协议约束冲突 | 协议要求的时序余量和实际约束不一致 | PCIe 要求 100MHz 参考时钟抖动小于 50ps，约束里没写，仿真没问题，上板就挂 |
为什么会发生冲突？说白了，就是你的约束「说一套，做一套」。
比如你 create_clock 定义了一个 156.25MHz 的时钟，但实际输入的参考时钟是 125MHz。Vivado 按照 156.25MHz 去布线，结果时序分析发现根本跑不到——这就是冲突。
警告： 约束冲突不会直接报错，它只会以「时序违规」的形式出现。很多新手看到时序违规就慌了，其实根源往往是约束写错了。我曾经花了一周时间调一个 SATA 接口，最后发现是约束里少写了一条 set_property——你说气不气人？
知识体系总览
下面这张图，是我自己总结的收发器约束知识框架。你可以把它当成一张地图，后面每讲一个知识点，都能在这张图上找到位置。
小提示： 刚开始学收发器约束，别想着一次把所有约束都写全。我建议你先从时钟约束入手，把参考时钟和恢复时钟搞对，再慢慢加数据路径和物理约束。一步一步来，冲突自然就少了。
好了，这一章我们聊了收发器约束是什么、为什么需要它、以及常见的冲突类型。下一章我会详细讲怎么用 Vivado 的约束编辑器来排查这些冲突——到时候我会拿一个真实的 PCIe 案例来演示，保证你能用得上。