高速收发器平台工程与优化 - 第1节
一、高速收发器概述：什么是高速收发器（SerDes）
各位同学，咱们今天聊聊高速收发器。说白了，它就是SerDes——Serializer/Deserializer的缩写。我习惯叫它“串化器/解串器”。
你想想看，芯片内部的数据总线，动不动就是32位、64位并行。但到了板级传输，这么多线并行跑，成本高、干扰大、速率上不去。怎么办？SerDes就是干这个的——在发送端把并行数据转成串行，用一对差分线高速传出去；接收端再把它还原成并行数据。
我在项目中遇到过最典型的场景：一块FPGA要和ADC芯片通信。ADC输出12位并行数据，速率200MHz。如果直接连，12根线加上时钟，板子布线简直噩梦。用了JESD204B SerDes之后，一对差分线搞定，速率跑到6.25Gbps。嗯，这就是SerDes的魅力。
核心要点：SerDes的本质是“用时间换空间”——用更高的串行速率，换取更少的物理连线。
1.1 SerDes的基本架构
一个典型的SerDes链路包含这几个部分：
- PCS层（物理编码子层）：负责8B/10B或64B/66B编码、加扰、对齐等
- PMA层（物理介质适配层）：负责串化/解串、时钟恢复、预加重/均衡
- PMD层（物理介质相关层）：负责差分驱动、接收、阻抗匹配
我个人习惯把PCS看成“数字大脑”，PMA看成“模拟肌肉”。两者配合，才能跑出高速。
避坑指南：我曾经在项目里只关注PCS的编码方式，忽略了PMA的预加重设置。结果链路跑不到目标速率，眼图一塌糊涂。后来才明白——PMA的模拟参数调不好，PCS再牛也白搭。
二、应用场景
2.1 数据中心
数据中心是SerDes最大的战场。你想想看，一台交换机背后几百个100G端口，每个端口内部都是SerDes在干活。
我参与过一个数据中心交换机的项目，单板上有32个100G QSFP28光模块。每个模块内部是4路25Gbps SerDes。整板加起来128路高速通道。布线、串扰、功耗，每一个都是硬骨头。
| 应用 | 典型速率 | SerDes通道数 |
|---|---|---|
| 服务器到交换机 | 25Gbps / 50Gbps | 4~8路 |
| 交换机互联 | 100Gbps / 400Gbps | 16~64路 |
| 存储网络 | 32Gbps (FC) | 2~8路 |
2.2 5G通信
5G基站里，SerDes无处不在。从基带芯片到射频前端，从前传到回传，全是高速串行链路。
我记得有个5G项目，基带FPGA和射频芯片之间用JESD204B接口。速率跑到12.5Gbps，要求确定性延迟。嗯，这里要注意——JESD204B的确定性延迟是个坑，必须仔细调SYSREF和时钟相位。
2.3 视频传输
视频领域，SerDes的应用更接地气。HDMI、DisplayPort、SDI，底层都是SerDes。
我曾经调试过4K60帧的视频传输，用GTH收发器跑12Gbps SDI。一开始画面总闪，查了三天发现是时钟恢复环路的带宽设错了。说白了，视频对抖动的要求比数据通信更苛刻。
三、技术演进与标准
3.1 PCIe
PCIe是SerDes技术的风向标。从PCIe 1.0的2.5Gbps，到PCIe 5.0的32Gbps，再到PCIe 6.0的64Gbps（PAM4），每一代都在挑战信号完整性的极限。
我个人习惯用PCIe的速率来评估SerDes IP的成熟度。如果一个SerDes能跑PCIe 4.0的16Gbps，那跑其他协议基本没问题。
注意：PCIe 6.0改用PAM4调制，不再是传统的NRZ。这意味着信噪比要求更高，设计难度上了一个台阶。我建议初学者先把NRZ的SerDes吃透，再碰PAM4。
3.2 Ethernet
以太网是SerDes最广泛的应用。从10G到400G，标准一直在演进。
- 10G Ethernet：10GBASE-KR，单路10.3125Gbps
- 25G Ethernet：25GBASE-KR，单路25.78125Gbps
- 100G Ethernet：4路25Gbps或单路100Gbps（PAM4）
- 400G Ethernet：8路50Gbps PAM4
你想想看，400G以太网用8路50Gbps PAM4，每路的眼图几乎闭合成一条线。没有强大的DSP和FEC，根本解不出来。
3.3 JESD204B
JESD204B是ADC/DAC和FPGA之间的专用接口标准。它解决了传统并行接口的痛点：
- 减少引脚数：一对差分线替代几十根并行线
- 确定性延迟：多通道同步时，延迟可预测
- 高带宽：单路速率可达12.5Gbps
我在项目中用过JESD204B，最头疼的是链路建立过程——CGS、ILAS、用户数据三个阶段，每个阶段都有严格的时序要求。我曾经因为SYSREF的抖动超标，导致ILAS阶段一直过不去。后来加了专用的时钟缓冲器才搞定。
关键点：JESD204B的确定性延迟依赖于SYSREF的精确对齐。如果SYSREF的skew超过一个UI，多芯片同步就会失败。
四、知识体系总览
下面这张图，是我自己总结的高速收发器知识体系。你把它记在脑子里，学后面的章节就不会迷路。
这张图把SerDes的知识体系分成三大块：架构原理、应用场景、标准演进。你注意看底部的“铁三角”——信号完整性、时钟恢复、编码效率。这三样东西，是贯穿整个课程的主线。
我的建议：初学者先别急着啃标准文档。先把架构原理吃透，尤其是CDR（时钟数据恢复）的工作原理。CDR是SerDes的心脏，它搞明白了，后面学什么都快。
好了，这一章就到这里。高速收发器是个大话题，咱们后面慢慢展开。记住我今天说的——SerDes的本质就是用高速串行换并行，用时间换空间。这个理念，会贯穿你整个高速设计生涯。
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