第三章 RTL代码规范与可综合设计

各位同学好，我是你们的FPGA讲师。今天咱们聊聊RTL代码规范。说实话，我见过太多因为代码不规范导致的调试噩梦了。有一次，一个同事写的代码，综合出来莫名其妙多了几个Latch，查了整整两天才发现是if-else少写了一个分支。从那以后，我对代码规范就特别较真。

核心观点：好的RTL代码，不仅是为了让综合器正确工作，更是为了让你和你的同事能看懂、能维护、能快速定位问题。

3.1 同步设计原则

同步设计，说白了就是所有时序逻辑都在同一个时钟沿下工作。为什么强调这个？因为异步设计太容易出问题了——亚稳态、时序违例、仿真与综合不一致，这些都是坑。

我个人习惯，所有always块都写成这样：

// 好的同步设计风格
always @(posedge clk or negedge rst_n) begin
    if (!rst_n)
        q <= 1'b0;
    else
        q <= d;
end

注意几点：

敏感列表只用posedge clk和negedge rst_n
赋值用非阻塞赋值 <=，别用 =
复位用异步复位、同步释放的方式

我在项目中遇到过有人把敏感列表写成 always @(d or clk)，综合出来直接多了一级Latch。嗯，这种错误其实很常见。

警告：永远不要在多个always块中对同一个变量赋值。综合器会报错，而且仿真结果会非常诡异。

3.2 FSM编码风格：One-hot vs Binary

状态机是FPGA设计的核心。编码方式选对了，性能和面积都能兼顾。

编码方式	优点	缺点	适用场景
Binary（二进制）	状态寄存器少，占用面积小	译码逻辑复杂，时序差	状态数多（>16个）
One-hot（独热码）	译码简单，速度快，时序好	状态寄存器多，占用面积大	状态数少（<16个）
Gray（格雷码）	相邻状态切换只变1位，功耗低	编码复杂，不易理解	跨时钟域、低功耗设计

我个人习惯，状态机少于8个状态就用One-hot。为什么？因为FPGA的寄存器资源其实很丰富，One-hot的译码逻辑简单，跑高频更容易。我曾经在一个400MHz的设计里，用Binary编码死活跑不到，换成One-hot立马过了时序。

看个例子：

// One-hot 状态机示例
localparam IDLE   = 4'b0001;
localparam READ   = 4'b0010;
localparam WRITE  = 4'b0100;
localparam DONE   = 4'b1000;

reg [3:0] state, next_state;

always @(posedge clk or negedge rst_n) begin
    if (!rst_n)
        state <= IDLE;
    else
        state <= next_state;
end

always @(*) begin
    next_state = state;  // 默认保持
    case (state)
        IDLE:   if (start) next_state = READ;
        READ:   if (done)  next_state = WRITE;
        WRITE:  if (ack)   next_state = DONE;
        DONE:   next_state = IDLE;
        default: next_state = IDLE;
    endcase
end

小技巧：One-hot状态机一定要写default分支，否则综合器可能会优化掉一些状态，导致功能错误。

3.3 避免Latch

Latch是组合逻辑产生的锁存器。它不像寄存器那样有时钟控制，所以时序分析很难做。我见过最离谱的一次，一个Latch导致整个芯片在高温下功能紊乱，查了整整一周。

产生Latch的典型场景：

if-else缺少else分支
case缺少default分支
组合逻辑中对同一个变量多次赋值

看个反面教材：

// 会生成Latch的代码
always @(*) begin
    if (sel)
        q = a;
    // 缺少else分支！
end

// 正确的写法
always @(*) begin
    if (sel)
        q = a;
    else
        q = b;  // 加上else
end

我曾经在代码审查时发现一个同事写了这样的代码：

always @(*) begin
    case (op)
        2'b00: result = a + b;
        2'b01: result = a - b;
        // 缺少2'b10和2'b11
    endcase
end

综合出来直接多了两个Latch。嗯，这种错误其实很容易犯，所以我现在写case一定会带上default。

警告：在组合逻辑always块中，一定要给所有条件分支赋值。否则综合器会认为你想保持上一个值，从而生成Latch。

3.4 代码检查清单

我整理了一份代码检查清单，每次提交代码前我都会过一遍。你想想看，如果每个工程师都按这个来，调试时间至少能减少一半。

时钟与复位
- 所有时序逻辑是否使用同一个时钟？
- 复位信号是否同步释放？
- 时钟门控是否合理？
组合逻辑
- if-else是否都有else分支？
- case是否都有default分支？
- 组合逻辑中是否使用了非阻塞赋值？
状态机
- 状态编码是否合理？
- 是否有非法状态处理？
- 状态跳转是否完整？
可综合性
- 是否使用了initial语句？
- 是否使用了延迟#？
- 是否使用了for循环（可综合的写法）？
命名规范
- 信号名是否有意义？
- 是否使用了下划线分隔？
- 时钟、复位、使能信号是否有统一前缀？

我的习惯：每次写完代码，先用lint工具跑一遍，再手动过一遍检查清单。别嫌麻烦，这能省下后面调试的无数时间。

知识体系总览

下面这张图，是我对本章内容的一个总结。你可以把它当作一个思维导图来用。

好了，这一章的内容就到这里。记住，代码规范不是束缚，而是保护。它能让你少走弯路，少加班，少挨骂。下次写代码前，先想想我今天说的这些。

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第三章 RTL代码规范与可综合设计

3.1 同步设计原则

3.2 FSM编码风格：One-hot vs Binary

3.3 避免Latch

3.4 代码检查清单

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