一、上板联调概述
什么是上板联调？
上板联调，说白了就是把写好的代码烧到板子上，看看它到底能不能跑起来。
你写仿真的时候，波形再漂亮，那都是理想环境。真正上了板子，信号有延迟、电源有噪声、时钟有抖动——这些仿真里看不到的东西，全都会冒出来。我刚开始做FPGA那会儿，仿真跑得妥妥的，一上板子就黑屏，查了三天才发现是复位时序没处理好。
所以，上板联调就是让代码接受真实硬件的检验。它是从「我觉得能跑」到「它真的能跑」的唯一途径。
联调在开发流程中的位置
整个开发流程大概是这样的：
- 需求分析 → 2. 方案设计 → 3. RTL编码 → 4. 功能仿真 → 5. 综合实现 → 6. 上板联调 → 7. 系统测试
你看，联调卡在中间。前面几步做得再好，联调过不去，项目就卡住了。我见过不少团队，仿真覆盖率做到95%，一上板子照样出问题。为什么？因为仿真环境永远无法100%模拟真实硬件行为。
这里我画了一张图，帮你理清联调在整个流程中的位置：
核心观点：上板联调不是开发流程的终点，而是连接设计与实现的桥梁。它把抽象的逻辑变成看得见摸得着的硬件行为。
常见失败原因概览
做了这么多年联调，我总结了一下，失败原因其实就那么几类。你记住这些，遇到问题就能快速定位：
| 类别 | 具体问题 | 出现频率 |
|---|---|---|
| 时序问题 | 建立时间/保持时间违例、跨时钟域处理不当 | ★★★★★ |
| 复位问题 | 异步复位同步释放没做好、复位信号毛刺 | ★★★★ |
| 时钟问题 | 时钟抖动过大、PLL配置错误、时钟使能不干净 | ★★★★ |
| 接口问题 | IO电平不匹配、驱动能力不足、上下拉配置错误 | ★★★ |
| 电源问题 | 供电电压不稳、去耦电容不足、上电时序不对 | ★★★ |
| 逻辑错误 | 状态机跑飞、FIFO溢出、地址映射错误 | ★★★★ |
| 工具链问题 | 约束文件遗漏、综合选项不当、bit文件生成错误 | ★★ |
我的经验：联调失败，十有八九是时序和复位的问题。我建议你上板之前，先花10分钟检查一下时序报告和复位逻辑。这10分钟能省你后面一整天。
避坑指南
我曾经犯过一个低级错误——仿真里用的时钟频率是50MHz，上板时忘了改PLL配置，实际跑的是100MHz。结果所有时序都违例，板子完全没法工作。查了两天才发现，原来是配置文件里一个参数写错了。
所以，上板前一定要确认这几件事：
- 时钟频率对不对？
- 约束文件有没有加全？
- 复位逻辑是不是可靠？
- 电源电压量过没有？
嗯，这些看起来都是小事，但往往就是这些小事让你熬夜到天亮。
警告：千万别以为仿真过了就万事大吉。仿真通过只说明你的代码在逻辑上没问题，但硬件上的时序、噪声、干扰，仿真根本覆盖不到。我见过最惨的一次，仿真跑了三天三夜全通过，上板5分钟就挂了。
好了，这一章我们聊了联调是什么、它在流程中的位置、以及常见的失败原因。后面的章节，我会一个一个拆解这些问题，告诉你具体怎么排查、怎么解决。
记住一句话：联调不是玄学，是有章可循的工程方法。