时钟约束基础：create_clock命令详解

时钟，是数字芯片的「心跳」。没有时钟，整个设计就是一盘散沙。我刚开始做STA那会儿，总觉得时钟约束不就是写个周期嘛，有什么难的？直到有一次，因为时钟源没定义清楚，整个时序分析结果全错了，白白浪费了两天时间排查。嗯，从那以后，我对create_clock这个命令就格外上心。

说白了，create_clock就是告诉工具：你的时钟长什么样。频率多高？占空比多少？从哪里来？这些信息缺一不可。

一、命令基本语法

先看最常用的写法：

create_clock -name clk_sys -period 10 [get_ports clk_in]

这条命令的意思是：在端口clk_in上创建一个名为clk_sys的时钟，周期10ns，也就是100MHz。工具默认占空比是50%，也就是高电平5ns、低电平5ns。

我个人习惯，每次创建时钟都会显式指定-name。为什么？因为当设计中有多个时钟时，名字能帮你快速定位问题。我曾经接手过一个项目，里面全是"clock1""clock2"这种名字，查起时序报告来简直想哭。

二、时钟周期与占空比

周期（-period）是必须指定的参数。单位是ns，这点要记牢。很多新手会问：能不能用MHz直接写？不行，工具只认ns。

占空比（-duty）是可选的。默认50%，但实际项目中经常遇到非50%的情况。比如DDR接口的时钟，往往是45%或55%。

create_clock -name ddr_clk -period 5 -waveform {0 2.25} [get_ports ddr_ck]

这个-waveform参数是什么意思？{0 2.25}表示：上升沿在0ns时刻，下降沿在2.25ns时刻。周期5ns，所以高电平2.25ns，低电平2.75ns，占空比45%。

三、时钟源：从哪里来？

时钟源可以是端口（port），也可以是管脚（pin）。最常见的写法是[get_ports xxx]，但有时候时钟是从PLL输出直接来的，那就得用[get_pins xxx]。

create_clock -name pll_out -period 2.5 [get_pins u_pll/clk_out]

这里要注意：如果你把时钟定义在PLL的输出管脚上，那PLL之前的路径工具是不会分析的。我遇到过一位同事，把时钟定义在芯片的输入端口上，结果PLL内部的时序违例完全没被发现，流片回来才发现问题。

四、虚拟时钟：看不见的「参考系」

虚拟时钟（virtual clock）是个很有意思的概念。它不绑定任何端口或管脚，纯粹是为了约束跨时钟域路径而存在的。

create_clock -name vclk -period 10

看到没？没有指定-source，也没有指定端口。这个时钟就是「虚拟」的，工具知道它的存在，但不会在设计中实际生成它。

什么时候用虚拟时钟？最常见的是约束输入输出延迟。比如芯片的输入信号是跟着外部时钟来的，但外部时钟并没有进入芯片内部。这时候你就需要创建一个虚拟时钟，用它来约束set_input_delay。

create_clock -name ext_clk -period 20
set_input_delay -clock ext_clk -max 5 [get_ports data_in]

这样工具就知道：data_in这个信号，相对于外部时钟ext_clk，最大延迟是5ns。

五、知识体系总览

下面这张图，是我自己总结的时钟约束核心逻辑。你仔细看看，就能明白create_clock在整个STA中的位置。

六、常见问题与避坑

1. 时钟定义重复：同一个物理节点上只能定义一个时钟。如果你需要多个时钟，用create_generated_clock派生。
2. 虚拟时钟的误用：虚拟时钟不能用于约束内部路径，它只用于IO约束。我见过有人把虚拟时钟用在内部寄存器上，结果时序分析完全乱套。
3. 波形定义错误：-waveform的时间点必须小于周期。比如周期10ns，你写-waveform {0 12}，工具会报错。
4. 时钟名冲突：同一个设计里，时钟名不能重复。我建议用统一的命名规范，比如clk_+频率+用途。

好了，create_clock的基本用法就这些。你想想看，其实核心就三个要素：周期、波形、源点。把这三点搞清楚了，时钟约束就入门了。下一节我们会讲如何用create_generated_clock派生时钟，那又是另一番天地了。

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