1. 课程导入与签核目标
在先进工艺节点下，标准单元延迟与互连延迟的相对占比已经发生根本性变化。以 7nm 及以下工艺为例，一条跨越数百微米的关键路径，其互连寄生引起的延迟往往超过门级延迟本身。这意味着：即使逻辑功能完全正确、时序约束设置无误，只要寄生参数提取不准确，静态时序分析（STA）给出的结论就可能是错误的。Calibre xACT 正是为解决这一问题而存在的寄生提取签核工具，它从版图几何与工艺信息出发，生成可供 STA、功耗分析和信号完整性分析使用的寄生网表。
寄生提取在物理验证签核中的位置
完整的物理验证签核通常包含几个相互衔接的环节：设计规则检查（DRC）确认版图可制造；版图与原理图一致性检查（LVS）确认版图连接关系与网表一致；寄生提取从版图中抽取电阻、电容等寄生参数；随后 STA 结合寄生网表计算真实延迟；功耗与压降分析同样依赖寄生网表。寄生提取处在“版图正确”与“电气性能正确”之间的桥梁位置——它不改变版图，也不判断时序，但它决定了后续所有电气分析的输入质量。
可以用一个简单的判断来理解它的地位：DRC 和 LVS 回答“版图能不能做、连得对不对”，寄生提取回答“做出来之后电气上长什么样”，STA 回答“这样长出来还能不能跑在目标频率上”。三者缺一不可，而寄生提取是唯一把几何信息翻译成电气信息的环节。
Calibre xACT 的输入与输出
从工具使用角度看，xACT 的输入可以归纳为四类。第一类是版图数据，通常是 GDSII 或 OASIS 格式，包含所有金属层、通孔、多晶硅和扩散区的几何图形。第二类是工艺技术信息，描述各层厚度、介电常数、电阻率、侧壁电容等物理参数，这些参数决定了同样的几何形状会算出多大的 R 和 C。第三类是 LVS 产生的连接关系网表，它告诉提取工具哪些图形属于同一个网络、哪些是器件端子。第四类是提取控制文件，用于指定提取模式（如 RC 提取、C 提取、R 提取）、频率、温度、网络缩减阈值等。
输出方面，最核心的交付物是 SPEF（Standard Parasitic Exchange Format）或 DSPF 格式的寄生网表。SPEF 以标准化的文本形式描述每个网络的电阻和电容分布，可以被主流 STA 工具直接读入。此外，xACT 还会生成提取报告，包含网络数量、寄生元件统计、提取耗时、内存占用等信息，用于判断提取是否正常完成。在先进节点中，还会输出耦合电容信息，供串扰分析使用。
精度目标与典型交付物
寄生提取的精度目标不是“越准越好”这么简单，而是需要在精度与运行时间之间做权衡。xACT 提供多种提取模式：R 提取只计算电阻，速度最快，适用于电源网络分析；C 提取只计算电容，用于早期耦合评估；RC 提取同时计算电阻和电容，是 STA 签核的标准模式；RCC 提取额外保留耦合电容的详细结构，用于串扰和信号完整性分析。
精度目标通常用与金标准（如场求解器或硅测量）的偏差来衡量。工程实践中，对于关键路径，RC 提取的总电容偏差一般要求控制在 5% 以内，电阻偏差控制在 10% 以内；对于非关键网络，可以适当放宽。xACT 通过自适应网格划分和网络缩减来控制精度——网格越细，精度越高，但提取时间和网表规模也越大。
一个具体的提取场景示例
假设有一个 28nm 工艺的数字模块，包含约 5 万个标准单元实例，关键路径跨越约 300 微米。使用 xACT 进行 RC 提取时，典型配置如下：提取模式选择 RC，频率设为 1GHz，温度设为 125°C（最坏情况），网络缩减阈值设为总电容的 1%。提取完成后，SPEF 文件大小约为 200MB，包含约 80 万个寄生电阻和 120 万个寄生电容。STA 工具读入该 SPEF 后，关键路径延迟从无寄生时的 0.8ns 增加到 1.35ns，其中互连延迟贡献了约 0.55ns。如果忽略寄生提取，直接用时序约束估算，会严重低估延迟，导致芯片无法在目标频率下工作。
这个示例说明：寄生提取不是可选项，而是签核流程中必须严格执行的环节。xACT 的价值在于它能够在可接受的运行时间内，提供足够精确的寄生网表，使后续 STA 结论可信。