1. 课程导入与LVS工程定位

在先进工艺节点下，一颗芯片能否顺利流片，往往不取决于设计本身有多精巧，而取决于物理验证是否把版图与原理图之间的每一处不一致都揪了出来。Calibre LVS（Layout Versus Schematic）正是承担这一职责的核心工具：它把版图提取出的器件与连接关系，与原理图网表逐一对齐，判断二者是否描述同一个电路。理解它在整个物理验证体系中的位置，是后续所有实操的前提。

LVS在物理验证中的角色

芯片从 RTL 到可制造的 GDSII，中间要经过综合、布局布线、时序收敛等多道工序。设计者手中的原理图网表代表"设计意图"，而版图代表"物理实现"。两者之间可能因为手工修改、工具误操作、层次引用错误、电源地处理不当等原因产生偏差。DRC 检查的是几何规则是否满足工艺要求，ERC 检查的是电气规则是否合理，而 LVS 检查的是"版图是不是原理图所描述的那个电路"——它回答的是连接性与器件一致性问题。

Calibre LVS 的输入通常包括：版图文件（GDSII/OASIS）、原理图网表（CDL/SPICE）、工艺规则文件（rule file，含层次定义、器件识别、连接提取规则）以及可选的层次化控制文件。输出则是一份比对报告，明确指出匹配的器件数量、未匹配的器件、悬空节点、短路与开路等。工程上，LVS 通过意味着版图与网表在器件类型、参数、端口连接上完全一致，是签核（sign-off）的必要条件之一。

学习目标与整体流程

本课程的目标不是让读者记住几个命令，而是建立一套可复用的 LVS 工程方法：能读懂规则文件的关键结构，能准备正确的输入文件，能运行 Calibre LVS 并解读报告，能定位并修复常见的不一致，能对复杂层次化设计做合理的调试策略。整体流程可以概括为：准备输入 → 运行提取与比对 → 分析报告 → 定位差异 → 修复并复跑 → 确认签核。这个流程在每一轮迭代中都会重复，直到报告干净。

下面这张图展示了 Calibre LVS 在物理验证体系中的位置，以及从输入到签核的完整数据流。图中同时标出了各阶段的关键交付物，便于读者建立工程全局观。

工程交付物与判断依据

LVS 的最终交付物不是"跑通了"这句话，而是一组可追溯的文件。典型的交付物包括：Calibre LVS 生成的比对报告（通常为 .lvs.rep 或类似命名）、提取出的版图网表（.sp 或 .cdl）、运行日志（.log），以及一份记录修复过程的签核说明。判断 LVS 是否通过，不能只看工具返回码，而要检查报告中以下关键项：

• 器件数量匹配：版图提取的器件总数与原理图网表中的器件总数一致，且按类型（NMOS/PMOS/电阻/电容等）分别匹配。
• 无未匹配器件：报告中不应出现 "unmatched device" 或 "no matching device" 条目。
• 无悬空节点：不应有 "floating net" 或 "unconnected node" 警告。
• 无短路与开路：不应出现 "short" 或 "open" 相关的连接错误。
• 端口一致：顶层端口名称、方向、连接关系与网表一致。

一个典型教学示例

假设有一个反相器单元，原理图网表如下（示例，非实测）：

subckt inv A Y VDD VSS
M1 Y A VDD VDD pmos W=0.5u L=0.1u
M2 Y A VSS VSS nmos W=0.25u L=0.1u
ends inv

版图中如果 PMOS 的源漏接反，或者 NMOS 的衬底没有正确接到 VSS，Calibre LVS 提取出的网表就会与上述网表不一致。报告会指出 M1 或 M2 的端口连接不匹配，或者出现额外的衬底节点。此时需要回到版图，检查器件识别层、接触孔、阱区连接是否正确，修正后重新运行 LVS。这个"提取—比对—定位—修复—复跑"的循环，就是 LVS 工程日常工作的基本单元。

需要强调的是，LVS 的调试能力很大程度上取决于对工艺规则文件的理解。规则文件定义了工具如何从几何图形中识别器件、如何判断连接、如何处理层次。如果规则文件配置不当，即使版图完全正确，也可能报出大量假错。因此，本课程后续会专门讲解规则文件的关键结构，以及如何通过日志和中间文件判断问题出在版图、网表还是规则。

从工程定位上看，Calibre LVS 是连接设计与制造的"一致性守门员"。它不创造新信息，而是验证已有信息是否自洽。掌握它，意味着你能够独立判断一颗芯片的版图是否忠实实现了设计意图，这是物理验证工程师最核心的能力之一。