1. 物理验证与Calibre定位

芯片从RTL到可制造的GDSII，中间要经过综合、布局布线、时序收敛等多道工序。当版图基本定型后，设计者面对的核心问题不再是"逻辑对不对"，而是"这块版图能不能被晶圆厂稳定、可重复地制造出来"。物理验证（Physical Verification）正是回答这个问题的环节，它把设计意图与工艺制造规则对齐，是tapeout前最后一道系统性防线。

物理验证通常包含几个相互关联的检查族：设计规则检查（DRC）确认版图几何尺寸满足工艺最小线宽、间距、包围等约束；版图与原理图一致性检查（LVS）确认版图提取出的器件与连接关系同原理图一致；电气规则检查（ERC）关注浮空节点、电源地短路、衬底连接等电气隐患；天线效应检查（ANT）评估等离子刻蚀过程中栅氧是否会被电荷积累击穿；此外还有密度检查（Density）、层次化检查、金属填充与冗余图形相关的可制造性检查。这些检查共同构成"版图是否可制造、是否与设计等价"的判定依据。

在芯片设计流程中，物理验证的位置非常明确：它位于布局布线（P&R）之后、GDSII交付之前，与签核（Sign-off）环节紧密绑定。典型顺序是完成布线与时序收敛后，先做DRC/LVS的迭代清理，再叠加天线、密度、ERC等检查，最后做全芯片的层次化验证与增量验证。物理验证不是一次性动作，而是伴随版图修改反复执行的闭环——每次ECO或局部修改后，都需要重新验证受影响区域，避免"改一处、坏一片"。

Calibre是Siemens EDA（原Mentor Graphics）的物理验证平台，也是业界事实上的签核标准之一。它的工具家族围绕"规则驱动"这一核心展开：Calibre nmDRC负责设计规则检查，Calibre nmLVS负责版图与原理图一致性，Calibre xRC用于寄生参数提取，Calibre RVE提供结果查看与交叉定位，Calibre DESIGNrev用于版图查看与编辑，Calibre nmAntenna处理天线效应，Calibre YieldEnhancer与Calibre LFD面向可制造性和光刻友好性。这些工具共享同一套规则语言（SVRF/TVF）和运行框架，因此流程建设可以围绕统一的规则库、运行脚本和结果管理来组织。

流程建设的目标不是"能跑通一次"，而是"可重复、可追溯、可扩展"。衡量指标通常包括：验证覆盖率（是否覆盖全部签核检查项）、误报率与漏报率（规则与选项是否合理）、单次全芯片运行时间与资源占用、增量验证的收敛速度、结果的可读性与定位效率，以及规则版本与工艺PDK版本的一致性。一个成熟的流程应当做到：给定同一版图和同一PDK，任何人、任何时间运行都能得到一致结果，并且失败项能快速定位到具体坐标与规则。

理解Calibre的定位，还要区分"工具能力"与"流程能力"。工具本身提供检查引擎和规则语言，但一个可交付的物理验证流程需要额外建设：规则文件与PDK版本的绑定管理、运行脚本与作业调度、结果数据库与报告规范、失败项的定位与修复指引、以及回归验证的自动化。举例来说，一个典型的DRC运行命令可能如下：

calibre -drc -hier -turbo 8 \
  -runset ./rules/DRC_CMOS28.rules \
  -layout ./gds/top.gds \
  -report ./out/drc.rpt \
  -summary ./out/drc.sum

其中-hier启用层次化处理以降低内存占用，-turbo 8指定并行线程数，-runset绑定规则文件，-report与-summary分别输出详细结果和汇总统计。运行结束后，首先看summary中的错误总数与分类，再用RVE加载结果数据库，逐条跳转到版图坐标确认。若某类错误数量异常集中，往往说明规则选项或版图某区域存在系统性问题，而不是零散违规。

流程建设初期，建议先建立"最小可运行闭环"：选定一个工艺PDK，跑通DRC与LVS，确认结果可读、可定位、可复现；再逐步加入天线、密度、ERC等检查项，并建立版本记录。衡量一个流程是否成熟，不看它支持多少检查项，而看它能否在版图迭代中稳定给出可信结论，并让工程师把时间花在修复而非排查流程本身。