1. 课程导入与门级签核全景

在数字芯片从 RTL 走向硅片的过程中，门级仿真（Gate-Level Simulation，GLS）是连接前端功能验证与后端物理实现的关键桥梁。RTL 仿真验证的是设计意图，而门级仿真验证的是"综合、布局布线之后，真实的门电路与连线延时下，芯片是否仍然按预期工作"。Xcelium 作为 Cadence 的主力仿真器，凭借其多核并行引擎、对 SDF 反标的高效支持以及与 Innovus、Tempus、Conformal 等签核工具的紧密集成，成为门级签核流程中的核心执行平台。

本课程的目标不是泛泛介绍"什么是门级仿真"，而是围绕一条可落地的签核链路，讲清楚每个环节的输入、操作、观察点和判定标准。学完本课程，你应当能够独立搭建 Xcelium 门级仿真环境、正确反标 SDF、处理 X 态传播与亚稳态、运行带时序检查的仿真、分析违例报告，并最终产出一份可提交签核的验证结论。

门级签核在芯片流程中的定位

芯片签核（Sign-off）是流片前的最后一道闸门，通常包含时序签核、功耗签核、物理验证签核、功能签核等多个维度。门级仿真属于功能签核范畴，它回答的核心问题是：在真实门级网表、真实工艺库单元、真实寄生参数提取出的延时信息下，芯片的功能是否依然正确？

它与 RTL 仿真的本质区别在于三点。第一，网表结构不同：RTL 是行为级描述，门级是标准单元与宏单元的实例化连接。第二，时序信息不同：RTL 仿真通常零延时或单位延时，门级仿真通过 SDF 文件反标每个单元的延时、建立/保持时间、脉冲宽度等约束。第三，可观测对象不同：门级仿真能暴露 X 态传播、亚稳态、复位释放时序、时钟树偏斜、多驱动冲突等 RTL 阶段难以发现的问题。

因此，门级仿真不是 RTL 仿真的重复，而是对物理实现结果的独立复核。它通常安排在综合后、布局布线后、以及最终签核前三个节点执行，分别对应综合后网表仿真、带 SDF 的布局布线后仿真、以及带寄生参数与时钟树信息的最终签核仿真。

核心交付物与验证框架

一次完整的门级签核仿真，最终需要交付以下成果：

• 门级仿真环境：包含网表、工艺库、SDF、测试平台、编译与运行脚本的完整可复现工程。
• 仿真日志与波形：记录编译选项、SDF 反标信息、时序检查违例、X 态传播路径、仿真结束状态。
• 违例分析报告：对 setup/hold/recovery/removal/pulse width 等违例逐条分类，区分真实违例与假违例。
• 签核结论：明确列出通过项、遗留风险项、以及需要后端或前端配合修复的问题清单。

整体验证框架可以概括为"环境搭建—SDF 反标—仿真执行—结果判读—问题闭环"五个阶段。下面这张图展示了 Xcelium 门级签核的完整数据流与关键交付物，图中标注了每个阶段的输入、核心操作与输出，便于你在实际项目中对照检查。

学习路径与关键能力

本课程按"认知—搭建—执行—判读—闭环"的逻辑展开，共 30 章。前几章建立门级签核的整体认知与 Xcelium 工具基础；中间章节深入 SDF 反标、时序检查、X 态处理、低功耗仿真、复位与时钟验证等专项技术；后段聚焦多模式多 corner 仿真、违例根因分析、签核报告撰写与流片前检查清单。

需要特别强调的是，门级仿真中最容易被忽视却最影响效率的环节是SDF 反标校验。很多项目在仿真跑完后才发现 SDF 根本没有正确加载，或者 max/min corner 反标反了，导致所有时序违例分析失去意义。因此，在环境搭建阶段，必须通过日志中的反标统计信息确认：反标了多少个单元、多少个时序弧、是否有未匹配的实例、是否有被忽略的延时。这些数字应当与网表规模量级一致，否则就要立即排查库映射或层次路径问题。

最后，门级签核不是仿真工程师一个人的事。它需要前端设计者确认功能意图、后端工程师确认时序约束与寄生参数、DFT 工程师确认扫描链在门级下的行为、以及验证负责人最终判定风险是否可接受。Xcelium 提供的是执行与观测能力，而签核结论的可靠性，取决于整个团队对输入数据质量和判定标准的共识。本课程将帮助你在技术细节与流程协作两个层面都建立起清晰的框架。