3. 原理图与Allegro的协同设计
在Cadence高速PCB设计流程中，原理图与Allegro PCB Editor之间的协同是决定设计效率与正确性的关键环节。原理图负责逻辑连接的定义，Allegro负责物理实现的布局布线，两者之间通过网表（Netlist）建立映射关系。本节围绕OrCAD Capture CIS的元件库管理、网表导出与导入、Design Entry HDL对比，以及原理图与PCB的交叉选择展开，帮助读者建立完整的协同设计认知。
一、OrCAD Capture CIS元件库管理
Capture CIS（Component Information System）与普通Capture的核心区别在于：CIS将元件符号（Symbol）与元件数据库（如Access、SQL Server或本地数据库）关联，使每个元件不仅包含图形符号，还携带料号、封装、厂商、参数等属性。工程实践中，通常将库分为三类：
- 符号库（.olb）：存放元件图形符号，如
Discrete.olb、Connector.olb，决定原理图上的引脚与图形。 - 封装库（.dra/.pad）：由Allegro使用，决定PCB上的焊盘与外形，通过PCB Editor的Padstack与Symbol生成。
- CIS数据库：以表格形式记录元件编号、原理图符号名、PCB封装名、Value、厂商、Part Number等字段，是符号与封装的“桥梁”。
配置CIS时，在Capture中通过 Options → CIS Configuration 指定数据库文件与各字段映射。关键字段包括 Part_Number、PCB_Footprint、Symbol、Value。例如一个0603封装的10kΩ电阻，其CIS记录可设为：Part_Number = RC0603FR-0710KL，PCB_Footprint = R0603，Symbol = R，Value = 10K。放置元件时，Capture会自动从数据库读取这些属性并写入原理图，避免手工填写封装名导致的错误。
CAP_NP 对应封装 C0603，并在CIS数据库中强制校验封装字段非空。二、网表导出与导入
网表是原理图到PCB的“数据契约”。Capture CIS支持多种网表格式，Allegro常用的是 Allegro PCB Editor 格式（即 pstxnet.dat、pstxprt.dat、pstchip.dat 三件套）。导出步骤如下：
- 在Capture中选中工程根目录，执行
Tools → Create Netlist。 - 在
PCB Editor选项卡中指定输出目录，通常为工程下的allegro/文件夹。 - 确认
Create PCB Editor Netlist勾选，点击确定，生成pstxnet.dat等文件。
在Allegro中导入网表：打开对应的 .brd 文件，执行 File → Import → Logic，选择 Design entry CIS (Capture)，指定网表所在目录，导入后查看状态窗口。若出现 Cannot find device file 或 Pin count mismatch，说明符号引脚数与封装焊盘数不一致，需回到CIS数据库或封装库核对。
# 典型网表目录结构
project/
├── allegro/
│ ├── pstxnet.dat # 网络连接
│ ├── pstxprt.dat # 元件清单
│ └── pstchip.dat # 器件引脚定义
└── schematic/
└── project.dsn导入成功后，Allegro的 Place → Manually 窗口中会出现所有未放置元件，按Room或Part Number分组，即可开始布局。若后续原理图有修改，只需重新导出网表并再次导入，Allegro会自动更新连接关系，已布线的网络若被删除会给出警告。
三、Design Entry HDL对比
Design Entry HDL（DE HDL）是Cadence另一套原理图输入工具，与Capture CIS定位不同。Capture CIS适合中小规模、以分立元件和通用IC为主的设计，界面直观、学习曲线平缓；DE HDL则面向大规模、层次化、团队协作的复杂设计，采用 .cpm 单元映射与 hdl 文本描述结合的方式，支持设计复用与版本管理。
| 对比项 | OrCAD Capture CIS | Design Entry HDL |
|---|---|---|
| 适用规模 | 中小规模，通用设计 | 大规模，复杂层次设计 |
| 元件管理 | CIS数据库，图形化 | Cell/Part映射，文本+图形 |
| 网表格式 | pstxnet.dat等 | HDL网表，支持增量 |
| 团队协作 | 一般 | 强，支持设计复用 |
选择建议：若项目元件数量在数千以内、以标准封装为主，Capture CIS足够；若涉及FPGA、多板卡、层次化复用，DE HDL更合适。两者均可与Allegro协同，但网表导入方式略有差异，DE HDL通常通过 Design Entry HDL 选项导入。
四、原理图与PCB交叉选择
交叉选择（Cross Selection）是提高协同效率的利器。在Capture中选中一个元件或网络，Allegro中对应对象高亮；反之亦然。实现方式有两种：
- 高亮模式：在Capture中执行
Options → Preferences → Miscellaneous，勾选Enable Intertool Communication；在Allegro中确保Display → Highlight可用。选中原理图元件后，Allegro中该元件会以高亮色显示。 - 交叉探测：在Allegro中选中某个网络，Capture中对应连线会闪烁，便于快速定位。
实际调试中，若交叉选择失效，常见原因包括：两个工具未同时打开同一工程、网表未导入、或 Intertool Communication 未启用。检查顺序为：先确认Allegro已导入最新网表，再确认Capture的 Session 与Allegro的 brd 文件匹配，最后检查环境变量 CDS_INTERTOOL 是否设置。
交叉选择不仅用于定位，还能在布局阶段快速核对：在Capture中选中去耦电容，Allegro中高亮其位置，检查是否靠近对应IC电源引脚；在Allegro中选中时钟网络，Capture中闪烁对应连线，确认串联电阻与匹配电容是否齐全。这种双向联动将逻辑设计与物理设计紧密绑定，减少“改完原理图忘记同步PCB”的低级错误。
Tools → Design Rules Check 确认无未连接引脚或重复网络。若跳过此步，PCB可能保留旧连接，导致功能异常。综上，Capture CIS的库管理保证元件信息一致，网表导出与导入建立逻辑到物理的映射，DE HDL与Capture的选择取决于项目规模，交叉选择则贯穿始终提升协同效率。掌握这四者，才能在Allegro高速PCB设计中做到“改图即改板、选图即定位”。