4. 高速板材选型与层叠设计

当PCIe链路速率进入Gen3（8 GT/s）及以上，通道损耗预算迅速收紧，板材与层叠不再是“画完线再选”的收尾工作，而是决定链路能否闭合的前置约束。本节围绕四个相互耦合的参数展开：介电常数Dk决定信号传播速度与阻抗，损耗因子Df决定单位长度衰减，铜箔粗糙度通过“表面电阻增量”放大高频损耗，而层叠规划则把这三者与阻抗控制、参考平面、加工能力统一到一张可制造的叠构中。

一、Dk与Df：先分清“慢”和“耗”

介电常数Dk主要影响两个量：传播延迟与特征阻抗。在均匀介质中，信号传播速度约为光速除以√Dk，传播延迟约为85 ps/inch除以√Dk（该系数为工程近似，实际以板材数据表为准）。例如Dk=4.2时，延迟约41.5 ps/inch；Dk降到3.3时，延迟约46.8 ps/inch——注意Dk越小，信号越快，延迟越小。阻抗方面，微带线Z0近似与√(Dk_eff)成反比，Dk波动会直接引起阻抗漂移，因此高速板材的Dk公差（通常要求±0.05以内）比绝对值更重要。

损耗因子Df决定介质损耗，单位长度衰减大致与频率、Df、√Dk成正比。普通FR-4的Df在0.015～0.025量级，中损耗板材约0.008～0.012，低损耗板材可到0.002～0.005。以8 GHz附近为例，Df从0.02降到0.005，介质损耗可下降约四分之三，这正是Gen4/Gen5通道能否在无重定时器条件下闭合的关键。选型时不能只看Df标称值，还要看测试频率与测试方法（如SPDR、IPC-TM-650 2.5.5.5），不同方法结果可能相差10%以上。

二、铜箔粗糙度：被低估的高频损耗源

趋肤深度随频率升高而减小，10 GHz时铜的趋肤深度约0.66 μm。当铜箔表面粗糙度Rz与趋肤深度可比时，电流路径被迫沿粗糙峰谷绕行，等效电阻上升，表现为额外的导体损耗。常用“粗糙度修正因子”K(f)描述，经验上可用Hammerstad模型估算：K≈1+(2/π)·arctan(1.4·(Rz/δ)²)，其中δ为趋肤深度。Rz=2 μm的普通铜箔在10 GHz时K可超过1.5，而Rz=0.5 μm的HVLP铜箔K接近1.1。这意味着同样的线宽与叠层，仅更换铜箔类型就可能带来数dB的通道损耗差异。

实际选型中，铜箔按粗糙度从高到低常见为：标准铜箔（STD，Rz约3～5 μm）、反转铜箔（RTF，Rz约1.5～2.5 μm）、超低粗糙度铜箔（HVLP，Rz约0.5～1 μm）、超平滑铜箔（Rz＜0.5 μm）。需要注意的是，铜箔越平滑，与树脂的结合力越弱，压合可靠性风险越高，因此低粗糙度铜箔通常需要配套的棕化/键合处理，不能只按电气指标选。

三、阻抗控制：从目标值到线宽

PCIe常用差分阻抗为85 Ω（部分平台100 Ω），单端50 Ω。阻抗由线宽W、介质厚度H、Dk、铜厚T共同决定。以内层差分带状线为例，若目标差分阻抗85 Ω、Dk=3.8、介质厚度H=4 mil、铜厚0.5 oz，则差分线宽约4 mil、间距约6 mil（此为示例量级，实际必须用场求解器或板厂阻抗表确认）。关键点在于：Dk公差、介质厚度公差、蚀刻导致的线宽偏差会叠加，因此阻抗控制通常要求±10%，高速差分对可收紧到±7%。

实操中建议直接向板厂索取“阻抗计算表”，把叠层、铜厚、线宽、间距、Dk填入，由板厂给出建议线宽。设计者要做的是核对：差分对是否全程等长、等间距；参考平面是否完整；过孔stub是否过长（可用背钻控制）；以及阻抗测试条是否放在板边可测位置。

四、层叠规划：把参数落到叠构上

一个典型的8层PCIe板叠构可参考如下（示例，非唯一方案）：

该叠构的核心思想是：高速差分对放在L3/L6，上下均有完整参考平面，形成对称带状线，减少Dk不均匀带来的阻抗波动；L2/L7为完整地平面，保证回流路径连续；叠构上下对称，降低压合翘曲风险。若通道较长（如超过12 inch），可把L3/L6的介质换成低损耗半固化片，或把铜箔换成HVLP，以压低8 GHz处的插入损耗。

总结来说，高速板材选型与层叠设计是一条从“电气参数”到“物理叠构”再到“可制造结果”的闭环链路。Dk管延迟与阻抗，Df管介质损耗，Rz管导体损耗，层叠规划则把三者与阻抗控制、参考平面、加工能力统一起来。只有把参数、叠构、阻抗、损耗预算放在同一张表里迭代，才能在PCIe高速通道上获得稳定可复现的链路裕量。