1. 课程导入与工具准备
在低速数字电路时代，一根走线只要连通即可工作；但当速率进入 Gbps 级别，走线不再是理想导线，而是具有特征阻抗、传播时延和寄生参数的传输线。差分对与过孔正是这条传输链路上最容易被忽视、却对信号完整性影响最大的两个环节。本课程围绕 Cadence Allegro 平台，系统讲解高速差分对的约束设置、布线策略与过孔优化方法，帮助你把"能连通"的设计提升为"能收敛"的设计。
为什么差分对与过孔是高速设计的核心矛盾
差分信号通过一对等长、等距、紧耦合的走线传输幅度相等、极性相反的信号，接收端取两者之差。这种结构天然具备共模抑制能力：外部串扰、电源噪声、地弹等共模干扰在两根线上近似相同，相减后被大幅抵消。但这份优势有前提——两条线的电气环境必须高度对称。一旦出现长度失配、间距突变、参考平面不连续，共模抑制能力就会下降，差分信号退化为带有共模分量的单端信号，眼图随之收缩。
过孔是差分对从一层切换到另一层时的必经结构。一个普通过孔会引入约 0.3～1.5 nH 的寄生电感、0.2～0.8 pF 的寄生电容，以及一段未被参考平面完全包围的"残桩"（stub）。在 5 Gbps 以上速率，过孔的阻抗不连续会造成明显反射，残桩则会在特定频率产生谐振，形成插入损耗的尖峰。因此，差分对优化与过孔优化往往必须联合考虑：差分对决定"怎么走"，过孔决定"怎么换层"，两者共同决定通道的插入损耗、回波损耗和眼图质量。
Allegro 高速设计环境概览
Allegro 是 Cadence 面向 PCB 设计的核心平台，其高速设计能力主要集中在 Constraint Manager（约束管理器）与 Sigrity/SystemSI 仿真工具链中。对于差分对与过孔优化，日常使用频率最高的功能包括：
- Constraint Manager：定义差分对的物理约束（线宽、间距、阻抗）与电气约束（差分阻抗、传播时延、相位容差）。差分对约束以
DiffPair对象管理，可设置 Primary Gap、Primary Width、Neck Gap 等参数。 - PCB Editor：执行实际布线，支持差分对自动匹配、相位调整（Phase Tuning）和过孔阵列放置。通过
Setup → Constraints → Physical可查看和修改差分对规则。 - Cross-section Editor：定义叠层结构，计算单端与差分阻抗。差分阻抗由线宽 W、间距 S、介质厚度 H 和介电常数 Er 共同决定，通常目标为 85Ω 或 100Ω。
- Sigrity / SystemSI：提取通道 S 参数，进行眼图仿真与 TDR 分析，验证差分对与过孔优化效果。
需要强调的是，Allegro 的约束驱动流程要求"先定义规则，再布线"。如果先随意布线再回头补约束，往往需要大量返工。因此本课程从约束设置讲起，逐步过渡到布线策略、过孔建模与仿真验证。
课程目标与实战路线
本课程的目标不是让你记住一堆菜单路径，而是建立一套可复用的高速差分对设计方法。完成课程后，你应当能够：
- 根据叠层与阻抗目标，在 Cross-section Editor 中确定差分对的线宽与间距。
- 在 Constraint Manager 中正确设置差分阻抗、相位容差与过孔约束。
- 使用 Allegro 的差分对布线工具完成等长、等距、紧耦合走线，并处理绕线（Phase Tuning）。
- 识别过孔残桩、参考平面不连续、过孔反焊盘过大等常见问题，并给出优化方案。
- 通过 S 参数与眼图仿真验证优化效果，形成"设计—仿真—迭代"的闭环。
实战路线按"约束→布线→过孔→仿真→复盘"推进。每一节都会给出具体的参数示例与操作判断依据。例如，在 100Ω 差分对设计中，若叠层为顶层到参考平面 4 mil、Er=4.2，则线宽约 5 mil、间距约 7 mil 时可接近目标阻抗；实际值需以 Cross-section Editor 计算为准。这些示例参数用于说明方法，不代表唯一正确答案。