3. 电源分配网络目标阻抗定义

目标阻抗（Target Impedance，Z_target）是电源分配网络（PDN）设计的核心量化指标。它把芯片对电源质量的要求，翻译成一条贯穿全频段的阻抗上限曲线。只要 PDN 在关注频段内的实际阻抗低于这条曲线，芯片供电引脚处的电压纹波就能被控制在允许范围内。理解目标阻抗，关键不在于记住一个公式，而在于理解它从芯片功耗与电流谱推导出来的过程，以及为什么必须按频段划分、为什么去耦电容只在特定频率范围内有效。

从电压纹波容限到目标阻抗

芯片允许的电源电压波动通常以百分比给出。设供电电压为 V_DD，允许的纹波比例为 r（例如 5%），则允许的最大电压波动为：

ΔV_allowed = V_DD × r
Z_target = ΔV_allowed / I_transient

其中 I_transient 是芯片在关注频段内可能产生的瞬态电流幅度。以 1.0V 供电、5% 纹波、瞬态电流 10A 为例，ΔV_allowed = 50mV，Z_target = 50mV / 10A = 5mΩ。这个 5mΩ 就是该频段内 PDN 阻抗的上限。若瞬态电流更大，例如 20A，则 Z_target 降到 2.5mΩ，设计难度显著上升。因此目标阻抗不是固定值，而是随芯片工作状态和电流谱变化的动态约束。

电流谱决定频段划分

芯片电流并非单一频率的正弦波，而是由时钟频率、开关活动、数据翻转率等共同决定的宽频谱。低频段（如 DC 到几十 kHz）对应负载电流的慢变化，主要由稳压模块（VRM）的反馈环路响应；中频段（几十 kHz 到几 MHz）对应 VRM 带宽之外、板级电容可响应的范围；高频段（几 MHz 到几百 MHz）对应封装与芯片内部电容主导的区域。每个频段的目标阻抗可以不同，因为不同频段的电流幅度和允许纹波不同。

实际设计中，常把目标阻抗画成一条阶梯状或分段曲线：低频段允许较高阻抗（因为 VRM 能及时调整），高频段要求更低阻抗（因为电流变化快、电容来不及补充）。频段划分的依据是各频段电流谱的幅度和 PDN 各元件的有效频率范围。

去耦电容的有效频率范围

每个去耦电容都有自谐振频率（SRF）。在 SRF 以下，电容呈容性，阻抗随频率下降；在 SRF 以上，电容呈感性，阻抗随频率上升。因此单个电容只在 SRF 附近的一段频率内提供低阻抗。大容量电容（如 100μF）SRF 低，适合低频；小容量电容（如 0.1μF）SRF 高，适合高频。设计时通过并联不同容值的电容，使它们的低阻抗区间相互重叠，覆盖整个关注频段。

但并联并非简单叠加。电容之间的等效串联电感（ESL）和安装电感会形成反谐振峰，在某个频率上阻抗反而升高。因此去耦电容的选择和布局必须结合频段划分，避免在关键频段出现阻抗尖峰。

设计裕量的设定

理论计算出的 Z_target 是极限值，实际设计必须留裕量。裕量来源包括：电容容值随温度、电压、老化的衰减；PCB 走线和过孔的电感；芯片封装内的电源网络阻抗；以及仿真模型与实测之间的偏差。工程上常把计算值乘以 0.6～0.8 作为设计目标，即实际 PDN 阻抗应低于 0.6～0.8 倍的理论 Z_target。例如理论 5mΩ，设计目标可设为 3～4mΩ。

裕量设定还要考虑频段差异：低频段裕量可以小一些，因为 VRM 响应稳定；高频段裕量应大一些，因为封装和芯片内部电容难以精确建模。最终目标阻抗曲线应是一条带裕量的分段折线，作为后续电容选型和布局的验收标准。

实际设计中的判断依据

完成目标阻抗曲线后，下一步是选择电容组合并验证。验证方法包括：用阻抗分析仪测量实际 PDN 阻抗曲线，或通过仿真提取 PDN 阻抗。判断标准是：在关注频段内，实测或仿真阻抗曲线应全程低于设计目标曲线。若某频段超标，优先检查该频段对应的电容是否缺失或布局电感过大；若出现反谐振峰，则调整电容容值组合或增加阻尼。

目标阻抗的设定不是一次性的。芯片工作模式变化、负载电流谱变化、供电电压调整，都会改变 Z_target。因此 PDN 设计应保留可调整的电容位置和裕量，以便在样机阶段根据实测结果微调。最终交付的应是一份包含频段划分、各频段目标阻抗、对应电容配置和验证结果的完整设计记录。