3. 晶圆制造与外延量产控制

SiC功率器件的性能上限，很大程度上在晶圆制造与外延阶段就已经被“锁定”。与硅不同，SiC衬底采用物理气相传输（PVT）法生长，晶体内部天然存在微管、位错、堆垛层错等缺陷；外延层又要在衬底之上继续生长，缺陷会沿生长方向延伸、增殖或转化。因此，量产控制的核心不是“把缺陷降到零”，而是把缺陷密度、分布和批次波动稳定控制在器件可接受的窗口内，并通过来料检验与供应商协同，把上游波动挡在产线之外。

一、衬底与外延缺陷：从“遗传”到“转化”

理解缺陷控制，先要理解缺陷的传递关系。衬底中的贯穿螺型位错（TSD）、贯穿刃型位错（TED）和基面位错（BPD）会部分“遗传”到外延层；其中BPD在器件工作过程中可能转化为堆垛层错，导致正向压降漂移，这是SiC MOSFET可靠性关注的重点。微管（Micropipe）则是致命缺陷，直接造成器件击穿或漏电，通常以“零容忍”方式在衬底端筛除。

外延层自身还会引入新的缺陷类型：三角形缺陷、胡萝卜缺陷、台阶聚集（step bunching）以及表面划痕。这些缺陷与生长温度、C/Si比、生长速率、台阶方向密切相关。例如，4°偏角衬底上外延生长时，若C/Si比偏低，容易形成三角形缺陷；若生长速率过快，表面粗糙度和台阶聚集会明显增加。因此，外延工艺窗口的设定，本质上是在“缺陷密度—厚度均匀性—掺杂均匀性—生长效率”之间做折中。

二、量产均匀性指标：片内、片间与批次三层

外延均匀性通常分三个层级考核。第一层是片内均匀性（Within-Wafer），用同一片晶圆上多点测量的标准差除以均值表示，典型要求厚度均匀性≤2%、掺杂浓度均匀性≤5%。第二层是片间均匀性（Wafer-to-Wafer），同一批次内不同晶圆之间的均值波动，通常要求≤3%。第三层是批次间均匀性（Lot-to-Lot），反映设备状态漂移和工艺稳定性，一般用SPC控制图监控，超出±3σ即触发异常处理。

测量方法上，厚度常用傅里叶变换红外光谱（FTIR）或椭偏仪，掺杂浓度用汞探针C-V或非接触式涡流法。以4英寸SiC外延片为例，通常取中心加边缘共9点或17点测量，计算极差和标准差。若某点掺杂浓度偏离均值超过8%，即使平均值合格，也要判为均匀性异常，因为局部掺杂偏高会直接改变器件的阈值电压和导通电阻分布。

三、来料检验：把上游波动挡在产线之外

来料检验（IQC）是量产控制的第一道闸门。对SiC衬底，重点检验项目包括：表面微管密度、位错密度、电阻率、偏角与晶向、表面粗糙度（Ra）以及包装洁净度。对外延片，重点检验厚度、掺杂浓度、表面缺陷密度、颗粒数和金属污染。检验方式通常采用“抽检+图谱记录”：每批抽取固定比例晶圆做全参数测试，其余晶圆做快速表面扫描，并保留缺陷分布图（Wafer Map）用于追溯。

一个可执行的来料检验记录表应包含以下字段，便于后续SPC分析和供应商对账：

表中规格为教学示例，实际量产规格需结合器件电压等级、电流能力和可靠性要求确定。检验数据应逐批录入SPC系统，形成趋势图。当某一项目连续3批接近控制上限，即使未超规格，也应提前向供应商发出预警，而不是等到超差才处理。

四、供应商协同：从“验收”走向“联合改善”

SiC衬底和外延的供应商数量有限，产能爬坡期尤其需要深度协同。有效的协同机制包括三个层面：第一，数据共享。将IQC数据、产线端缺陷反馈和器件失效分析结果定期反馈给供应商，帮助其定位长晶或外延工艺的漂移方向。第二，联合DOE。针对反复出现的缺陷类型（如BPD密度偏高、三角形缺陷集中），与供应商共同设计实验，调整温度场、C/Si比或生长速率，验证改善效果。第三，异常闭环。一旦发生批次性异常，启动8D流程，明确临时围堵、根因分析、纠正措施和预防措施，并跟踪验证。

从量产交付角度看，衬底与外延控制的目标可以归纳为一句话：把缺陷密度、均匀性和批次稳定性控制在器件可接受窗口内，并通过来料检验和供应商协同，让上游波动在进入产线之前就被识别和拦截。做到这一点，后续的器件制造和封装才有稳定的良率基础。