1. 课程导入与治理目标

在碳化硅（SiC）功率器件逐步替代硅基IGBT与超结MOSFET的过程中，工程师最先感受到的往往不是效率提升，而是"开关变快了，麻烦也变多了"。CoolSiC MOSFET凭借更低的栅极电荷、更小的输出电容和更高的临界击穿场强，把开关时间压缩到纳秒量级，随之而来的高dv/dt与高di/dt，会在寄生电感、寄生电容构成的耦合路径上激发出强烈的传导与辐射EMI。本课程要解决的，正是"如何在保留SiC高速开关优势的同时，把EMI与dv/dt控制在系统可接受范围内"这一核心矛盾。

一、问题边界：dv/dt与EMI不是同一件事

很多初学者会把dv/dt治理等同于EMI治理，实际上二者是"因"与"果"的关系，但并非一一对应。dv/dt描述的是漏源电压随时间的变化率，单位V/ns，它直接作用于器件输出电容Coss、PCB走线对地电容以及变压器/电机的寄生电容，产生位移电流 i = C·dv/dt。这个位移电流才是共模EMI的主要激励源。而差模EMI更多由di/dt在回路寄生电感上产生的电压尖峰与振荡驱动。

因此治理目标必须拆成两层：第一层是"源头整形"，即通过栅极电阻、栅极驱动电压、米勒钳位等手段，把dv/dt与di/dt限制在器件与系统允许的窗口内；第二层是"路径抑制"，即通过共模扼流圈、Y电容、屏蔽、缓冲电路（RC/RCD/有源钳位）降低耦合效率。只做其中一层，往往事倍功半。

二、关键指标：用可测量的量定义"治理成功"

治理目标不能停留在"EMI好一点"，必须落到可测指标上。工程上通常关注以下几类：

• dv/dt峰值与过冲：典型CoolSiC MOSFET在硬开关半桥中，dv/dt可达50～100V/ns；治理目标常设为20～50V/ns，具体取决于器件规格与绝缘等级。
• 漏源电压过冲Vds,peak：应低于器件额定电压的80%～90%，例如1200V器件控制在960～1080V以内。
• 传导EMI余量：CISPR 11/EN 55011或CISPR 25限值下，准峰值与平均值至少留6dB余量。
• 开关损耗增量：治理dv/dt必然增加开关时间，需评估Eon/Eoff增量是否仍在热设计裕度内。
• 栅极电压振铃：Vgs负向尖峰不得触发器件误开通或超过栅极氧化层耐压。

这些指标之间存在强耦合：增大Rg降低dv/dt，却增加开关损耗；加Coss缓冲降低过冲，却可能引入额外谐振。课程后续章节会逐一给出参数折中方法。

三、课程学习路径：从机理到落地

本课程共30章，按"机理认知—参数设计—测量验证—系统集成"四段推进。前段帮助建立dv/dt、di/dt与EMI频谱之间的定量直觉，例如理解为什么dv/dt从20V/ns提升到80V/ns时，共模噪声在1MHz处可能上升约12dB；中段聚焦栅极驱动、缓冲电路、共模滤波的参数计算与选型；后段进入PCB布局、变压器屏蔽、电机驱动长线缆等系统级场景，并给出可复现的测量方法与排障流程。

学习过程中建议始终带着一个具体对象：例如一台基于1200V CoolSiC MOSFET的3kW图腾柱PFC，或一台10kW三相电机驱动器。每学完一个治理手段，就回到该对象上估算参数变化与指标收益，避免停留在概念层面。

四、一个可执行的起点示例

假设手头有一台1200V/40mΩ CoolSiC半桥模块，母线800V，硬开关测试中测得dv/dt约75V/ns，Vds过冲至1050V，传导EMI在1.5MHz处超限约8dB。按本课程框架，第一步不是直接加滤波器，而是先确认主导路径：用电流探头测共模电流，若其波形与dv/dt高度相关，则判定共模为主导；第二步调整Rg，从2Ω逐步增至5Ω，观察dv/dt降至约35V/ns、过冲降至920V，同时记录Eon/Eoff增量；第三步若EMI仍不足，再引入共模扼流圈与Y电容。整个过程以指标闭环为准，而非一次性堆叠手段。

这就是本课程要建立的工程习惯：先量化问题边界，再选择治理层级，最后用指标验证。接下来的章节将逐层展开每个环节的具体方法、参数与判断依据。