4. 实时仿真平台选型与配置

MPS（模块化电源系统）的功率级包含高频开关、数字控制环路、PMBus遥测与多模块并联均流等要素。要把这些要素放进硬件在环（HIL）环境里验证，平台选型不是“买一台仿真机”这么简单，而是要在模型解算能力、I/O电气匹配、通信时序保真三条线上同时满足要求。本节按“平台对比—资源分配—I/O选型—通信配置—部署流程”的顺序展开，并给出可直接参照的配置示例。

一、主流HIL平台的能力边界

工程上常用的实时仿真平台大致分三类。第一类是CPU+FPGA紧耦合架构（如基于PXI/PXIe的实时机），CPU负责状态机、通信协议栈和慢速模型，FPGA负责微秒级以下的开关级模型与PWM捕获，适合MPS这类需要几十纳秒级PWM分辨率的场景。第二类是纯CPU实时机，解算步长通常在10～50 μs，适合验证控制环路带宽较低（<2 kHz）的DC-DC或PFC平均模型，但难以复现开关纹波与死区效应。第三类是专用电力电子仿真器，内置开关器件模型与求解器，开箱即用但模型可移植性和自定义I/O灵活性较弱。

选型时建议用三个量化指标做筛选：最小仿真步长（决定能否覆盖开关频率的1/20以下）、I/O通道的采样率与更新率（决定PWM与ADC仿真的时间精度）、FPGA可用逻辑资源与DSP Slice数量（决定能并行跑多少个开关模型）。以一款典型MPS为例，开关频率200 kHz、控制环路带宽20 kHz，则FPGA步长应≤50 ns，CPU步长≤5 μs，否则环路相位裕度会被仿真延迟吃掉。

二、处理器与FPGA资源分配

资源分配的核心原则是“快模型下沉FPGA，慢逻辑留在CPU”。FPGA上通常放置：PWM发生器/捕获、开关级功率级模型、ADC/DAC接口时序、保护比较逻辑。CPU上放置：电压/电流环控制器、PMBus/SMBus协议栈、状态机、故障注入与数据记录。

一个可参考的分配示例如下（以某MPS 48 V→12 V、200 kHz、四相并联为例）：

若FPGA资源紧张，可把均流环从FPGA移到CPU，但需确认均流带宽低于CPU步长对应频率的1/10，否则会出现数值振荡。资源分配完成后，务必在空载、半载、满载三种工况下检查FPGA时序余量（Timing Slack），负余量意味着模型在极端工况下会丢步。

三、I/O板卡选型要点

I/O板卡是HIL与真实MPS之间的电气接口，选型失误会直接导致波形失真或保护误动作。关键参数包括：更新率（AO板卡建议≥1 MS/s，才能输出200 kHz PWM的边沿细节）、分辨率（AI建议16 bit以上，用于分辨mA级电流纹波）、输入范围与隔离（MPS的12 V输出需匹配±10 V或0～20 V量程，且通道间隔离可避免地环路）。

实操中常见的一个坑是AO板卡的压摆率不足。若用普通±10 V、100 kS/s的AO卡输出200 kHz PWM，上升沿会被拉长到数微秒，等效死区时间严重偏离设计值。此时应改用高速差分AO或直接使用FPGA的LVDS数字输出驱动DUT的PWM引脚。另一个坑是AI采样与PWM不同步，导致电流采样点漂移，建议用FPGA的同一时基触发AO与AI，保证采样时刻固定在开关周期的中点或谷点。

四、通信协议配置

MPS通常通过PMBus进行电压设定、遥测读取和故障上报。HIL侧需要配置一个PMBus主站或从站仿真器，关键配置项包括：时钟频率（典型100 kHz或400 kHz）、从机地址（7位，需与DUT一致）、PEC校验（是否启用）、超时与重试（建议设置10 ms超时、3次重试）。若DUT的PMBus从机地址可通过引脚电阻配置，HIL侧应能动态修改地址以覆盖多模块场景。

配置完成后，建议先做一次通信回环测试：HIL发送VOUT_COMMAND=12.0 V，读取READ_VOUT，确认返回值在11.9～12.1 V之间；再注入一次VOUT_OV_FAULT_LIMIT=13.0 V，观察DUT是否在预期时间内拉低PGOOD。这一步能提前暴露地址冲突、字节序错误和PEC不匹配等问题。

五、工程部署流程

部署流程可归纳为“模型编译—资源映射—I/O校准—闭环联调—回归固化”五个阶段。模型编译阶段需确认FPGA模型已通过时序收敛；资源映射阶段将模型端口绑定到具体板卡通道；I/O校准阶段用万用表或示波器核对AO输出与AI读数的增益和偏置；闭环联调阶段从开环逐步过渡到闭环，先验证保护逻辑再验证控制环路；回归固化阶段将配置导出为可复现的工程文件，并记录FPGA资源占用与步长余量。