2. ADI射频系统架构与量产测试对象

要在一颗ADI射频收发芯片（如AD9361、AD9371、ADRV9002这类集成式收发器，或由ADF系列PLL、ADL系列放大器搭建的分立链路）上做量产测试，第一步不是写测试程序，而是把“被测对象”拆清楚：信号从哪进、经过哪些功能块、从哪出、每个功能块的可测节点在哪里、哪些参数对工艺和装配最敏感。只有把架构和测试对象对应起来，测试项、测试点、限值和故障定位路径才有依据。

一、典型收发链路的信号流与可测节点

以零中频（Zero-IF）架构的集成收发器为例，接收链路大致为：天线端口 → 外部匹配/巴伦 → RX输入差分端口 → LNA → 混频器（下变频）→ 跨阻放大器/低通滤波 → 可变增益放大器（VGA）→ ADC → 数字抽取滤波 → 基带接口。发射链路方向相反：基带接口 → 数字插值滤波 → DAC → 低通滤波 → 上变频混频器 → 驱动放大器 → TX输出差分端口 → 外部巴伦/匹配 → 天线端口。本振（LO）由片内频率合成器提供，收发共用或各自独立。

这条链路上真正能在量产阶段“碰到”的节点是有限的，通常只有以下几类：

• 射频端口：RX_IN±、TX_OUT±，可测回波损耗、增益、噪声系数、输出功率、谐波与杂散。
• 本振泄漏与LO端口：可测LO泄漏、相位噪声（通过频谱仪或相噪分析仪在TX输出或LO缓冲输出上测）。
• 基带/数字接口：LVDS/CMOS数据口，可测误码率、EVM、数据对齐、时序余量。
• SPI控制接口：可读写寄存器，验证配置通路是否正常，是几乎所有故障定位的入口。
• 电源与时钟引脚：可测电流、电压、参考时钟频率与电平。

需要强调的是，芯片内部节点（如LNA输出、混频器输出）在量产中通常不可直接探测，只能通过外部端口参数间接推断。因此测试项设计要遵循“可观测性”原则：每个内部功能块至少要有一个外部可测参数与之对应。

二、频率合成器：相位噪声与锁定时间是核心测试对象

ADI的集成收发器内部通常包含小数分频PLL和宽带VCO。量产测试中，频率合成器最值得关注的是三项：锁定时间、相位噪声、杂散。锁定时间可通过SPI切换频点后，用示波器观察锁定指示（Lock Detect）引脚或通过基带数据判断；相位噪声通常在TX输出端用相噪分析仪测量，关注1 kHz、10 kHz、100 kHz、1 MHz偏移处的dBc/Hz值。若相噪整体偏高，优先怀疑参考时钟抖动或环路滤波器元件偏差；若近端相噪恶化，则可能是电荷泵电流配置或VCO增益档位选择不当。

三、增益控制：AGC与手动增益的测试差异

接收链路的增益控制分为手动增益和自动增益控制（AGC）。量产测试中，手动增益模式用于验证增益步进是否准确：通过SPI写入不同增益码，测量RX输出基带幅度变化，计算实际步进与标称步进的偏差。例如某芯片标称增益范围0~76 dB，步进1 dB，若在30 dB处实测步进为0.7 dB，则需检查VGA的偏置或衰减器网络。AGC模式则用于验证动态范围：输入功率从-80 dBm扫到-20 dBm，观察基带输出是否保持在目标幅度附近，若出现饱和或响应迟滞，说明AGC环路时间常数或检波器有问题。

四、电源与接口：最容易被忽视的故障敏感点

射频芯片对电源噪声非常敏感。量产测试中，电源相关的测试项包括：各电源域静态电流、电源抑制比（PSRR）、上电时序。以ADRV9002为例，其1.3V核心电源和1.8V接口电源的上电顺序有明确要求，若顺序错误，芯片可能无法正常启动或出现闩锁。测试时可用可编程电源按数据手册时序加电，同时监测各域电流是否在合理范围。SPI接口则要验证读写一致性：写入一组寄存器，再读回比对，若读回值错误，可能是SPI时序（时钟极性、相位）配置错误或接口电平不匹配。

五、故障敏感点与测试项的对应关系