4. 采样时钟与参考时钟分配架构

在多通道同步采集系统中，采样时钟（Sample Clock）决定各通道 ADC 的采样时刻，参考时钟（Reference Clock，通常为 10 MHz 或 100 MHz）则用于锁定各时钟器件、DDS 与 JESD204B/C 链路的本地时基。二者共同构成系统的“时钟树”。时钟树设计的目标不是让每个通道都拿到一个“频率正确”的时钟，而是让所有通道在同一时刻、以同一相位关系完成采样。频率一致只保证采样率相同，相位一致才决定通道间是否真正同步。

一、时钟树的基本拓扑

典型的多通道同步架构中，时钟树自上而下分为三层：

• 源层：系统参考源，如恒温晶振（OCXO）或高稳 TCXO，输出 10 MHz 或 100 MHz，作为全系统相位基准。
• 分配层：时钟发生器/抖动衰减器（如 AD9528、HMC7044 等），完成参考锁定、倍频、分频，并输出多路同源时钟。
• 扇出层：扇出缓冲器（Fanout Buffer）或零延迟缓冲器（Zero-Delay Buffer，ZDB），把分配层输出复制成多路，送到各 ADC、DAC、FPGA 收发器。

关键原则是：所有通道的采样时钟必须来自同一分配节点。若某通道单独使用一颗晶振或独立 PLL，即使频率标称相同，其相位漂移也会随时间累积，通道间相位差无法保持稳定。

二、扇出缓冲与零延迟缓冲器的取舍

扇出缓冲器的作用是把一路时钟复制成多路，其核心指标是通道间偏斜（Output-to-Output Skew）和附加抖动（Additive Jitter）。例如某类低偏斜扇出缓冲器，通道间偏斜可低至 20 ps 以内，附加抖动约 50 fs RMS。若各通道走线长度差异再引入 30 ps 偏斜，则总偏斜约 50 ps。对于 100 MSPS 采样（周期 10 ns），50 ps 对应约 1.8° 相位误差；对于 1 GSPS 采样（周期 1 ns），同样 50 ps 就变成 18°，已不可忽略。

扇出缓冲器本身存在传播延迟（tPD），典型值 1～3 ns，且随温度、电压变化。若各通道使用不同批次的缓冲器，tPD 差异会直接转化为通道间固定相位差。零延迟缓冲器通过内部 PLL 把输出相位反馈回输入端，使输入与输出之间的净延迟趋近于零，从而消除缓冲器 tPD 对相位的影响。但 ZDB 的“零延迟”是相对其参考输入而言的，多片 ZDB 之间仍需共享同一参考，否则各自的 PLL 会引入独立漂移。

三、时钟分配对通道间相位一致性的影响

时钟分配引入的相位误差主要来自四个方面：

1. 走线长度差：PCB 上每毫米微带线约 6～7 ps 延迟。若两通道时钟走线相差 10 mm，就产生约 65 ps 偏斜。等长布线是基本要求，但“等长”应针对时钟路径整体，包括过孔、连接器、缓冲器内部路径。
2. 缓冲器通道间偏斜：同一芯片不同输出之间的偏斜，通常小于器件间偏斜，因此应尽量让所有通道使用同一颗缓冲器的不同输出，而不是多颗缓冲器。
3. 负载差异：不同 ADC 的时钟输入电容、端接方式不同，会改变边沿速率和有效触发点。应保持各通道时钟端接网络一致。
4. 电源与温度漂移：缓冲器 tPD 随电源电压和结温变化，若各通道缓冲器供电或散热条件不同，相位差会随环境漂移。

以 4 通道、250 MSPS 采集为例：采样周期 4 ns，若要求通道间相位一致性优于 1°（即 11 ps），则时钟分配总偏斜必须控制在 11 ps 以内。这要求走线等长误差小于 1.5 mm，缓冲器通道间偏斜小于 5 ps，且各通道端接完全一致。若使用普通扇出缓冲器（偏斜 30 ps），则只能做到约 2.7° 一致性，无法满足 1° 指标。

四、参考时钟与 SYSREF 的配合

参考时钟负责“频率锁定”，SYSREF 负责“时间对齐”。在 JESD204B/C 系统中，各 ADC、FPGA 的本地时钟分频器必须被 SYSREF 同步复位，才能保证确定性延迟。SYSREF 与采样时钟之间必须满足建立/保持时间要求，通常由时钟芯片内部对齐，或通过可调延迟线微调。若 SYSREF 相对采样时钟的相位不一致，各通道的帧对齐点会不同，表现为通道间数据错位，而非单纯相位偏移。

五、工程检查要点

实际验证时，可向所有通道输入同一正弦信号，采集后做 FFT 或互相关，比较各通道基波的相位差。若相位差稳定且小于目标值，说明时钟分配满足要求；若相位差随温度或时间漂移，则应检查缓冲器供电、ZDB 锁定状态和参考源稳定性。