1. 课程导入与工程对象界定

在开始任何一次多通道同步采集系统的设计之前，我们首先要回答一个看似简单、却决定后续所有工程决策的问题：我们到底在采集什么，又要求这些通道之间"同步"到什么程度？很多项目后期出现的相位偏差、通道间串扰、数据错位，根源往往不在某个芯片选型，而在于一开始没有把"工程对象"和"同步误差来源"界定清楚。本节作为全课程的导入，目标是把这套系统的典型组成、误差来源、ADI 信号链器件选型地图，以及本课程的项目目标一次性讲透，为后续 29 节的具体实现建立统一坐标系。

一、多通道同步采集系统的典型组成

一个典型的多通道同步采集系统，从物理对象到数字数据，通常要经过五个环节：传感器/信号源 → 模拟前端（AFE）→ 多通道同步采样 ADC → 数字接口与时钟分发 → 主机/FPGA 数据处理。以常见的 8 通道振动监测系统为例：8 个 IEPE 加速度计输出 ±5 V 单端信号，经 AFE 完成交流耦合、抗混叠滤波与单端转差分，送入 8 通道同步采样 ADC，由同一采样时钟触发所有通道同时保持（Track-and-Hold），再通过 SPI 或 LVDS 串行读出，最终由 FPGA 打时间戳并缓存。

这里的关键工程对象不是"ADC 芯片"，而是整条信号链的时序一致性。同步的本质是：所有通道在同一时刻对各自输入进行采样保持，且从采样时刻到数据被标记的时间延迟可预测、可补偿。因此系统组成必须围绕"共享采样时钟 + 共享触发 + 确定性延迟"来组织，而不是简单地把多个单通道 ADC 并排使用。

二、同步误差来源的分解

同步误差可以按来源分为四类，理解它们的量级和可补偿性，是选型与布板的前提：

• 孔径抖动（Aperture Jitter）：采样时钟的相位噪声导致采样时刻随机偏移。对 1 kHz 信号，100 ps 抖动引入的误差约 2π·f·t_j·V ≈ 0.003% FS，可忽略；但对 1 MHz 信号，同样抖动会放大到 0.3% FS，必须选用低抖动时钟源。
• 通道间采样偏斜（Inter-channel Skew）：多片 ADC 或内部多路复用结构导致的采样时刻差异。片内同步采样 ADC 通常可做到 <100 ps；多片级联时若时钟走线不等长，偏斜可达数百 ps 至数 ns。
• 时钟分发偏斜与抖动累积：时钟树上的缓冲器、分频器会引入附加抖动，长走线引入偏斜。这是多板卡系统中最容易被忽视的一项。
• 数字读出延迟不一致：串行读出时各通道数据到达 FPGA 的先后不同，若未做对齐，会造成"数据错位"而非"采样错位"，表现为通道间固定偏移。

三、ADI 信号链器件选型地图

ADI 在多通道同步采集领域有完整的产品线，可按"通道数 × 采样率 × 分辨率 × 接口"四个维度定位。下表给出典型场景的选型参考（参数为公开数据手册的典型值，具体设计需以最新数据手册为准）：

选型时先确定"同步精度预算"，再反推时钟抖动、ADC 架构与接口类型。例如要求 8 通道在 100 kHz 信号下相位一致性优于 0.1°，则允许的通道间偏斜约为 0.1°/(360°×100 kHz) ≈ 2.8 ns，片内同步 ADC 完全满足，而多片独立 ADC 方案则需严格等长布线。

四、课程项目目标

本课程将围绕一个具体的 8 通道同步采集系统展开：以 AD7768-4 两片级联或 AD7606 单片为参考，构建从模拟前端、时钟分发、ADC 配置、数据读出到上位机显示的完整链路。项目目标包括：

1. 能根据同步精度指标，完成 ADC、时钟芯片与接口的选型计算；
2. 能设计共享采样时钟与触发信号的时钟树，并估算偏斜与抖动；
3. 能配置 ADC 的同步采样模式，并通过寄存器读取验证通道对齐；
4. 能使用 FPGA 或 MCU 完成多通道数据读出、对齐与时间戳标记；
5. 能通过注入已知相位差信号，实测并判断系统同步误差是否达标。

下面的 SVG 将本节的核心关系整合为一张"信号链—误差—选型"对照图，帮助你在后续章节中随时回看整体结构。