2. 功耗分析与建模基础

在低功耗综合与实现中，功耗分析不是“跑一个命令看一个数”，而是先建立与物理机制一致的功耗模型，再用工具把模型映射到具体设计、工艺库和工作条件上。数字CMOS电路的功耗通常拆成三部分：动态功耗（翻转时对负载电容充放电）、短路功耗（输入翻转期间NMOS与PMOS同时导通形成的直流通路）、静态功耗（晶体管关断时的漏电流）。三者随电压、频率、温度、工艺角的变化规律不同，因此必须分开建模、分开报告，否则优化方向会完全跑偏。

一、三类功耗的物理机制

动态功耗来自逻辑门输出节点的电容充放电。设负载电容为 C_L，电源电压为 V_DD，则每次0→1翻转从电源抽取能量 C_LV_DD²，其中一半存储在电容中、一半在PMOS中发热；1→0翻转时电容储能又在NMOS中耗散。若节点翻转概率为 α（每时钟周期翻转次数），频率为 f，则平均动态功耗为：

P_dynamic = α · C_L · V_DD² · f

这里 α 是活动因子，它由逻辑功能、输入统计特性和时钟门控共同决定。注意 V_DD 是平方项，因此降压是最有效的动态功耗手段，但会牺牲速度并抬高延迟。

短路功耗发生在输入信号不是理想阶跃时。当输入电平处于 V_TN 到 V_DD−|V_TP| 之间，NMOS和PMOS同时导通，电源到地形成短暂直流通路。短路功耗与输入转换时间 t_r/t_f、输出负载和晶体管尺寸比有关，通常占动态功耗的5%～15%。输入边沿越慢、驱动越弱，短路电流持续时间越长。

静态功耗是电路处于稳定保持状态时仍存在的漏电功耗，主要包括亚阈值漏电、栅氧隧穿漏电和反偏结漏电。亚阈值漏电随阈值电压 V_th 降低呈指数上升，随温度升高也显著增大。其近似关系为：

I_sub ∝ exp((V_GS - V_th) / (n·kT/q))

因此先进工艺中静态功耗占比越来越高，必须通过多阈值库、电源门控、体偏置等手段控制。

二、功耗建模方法

功耗建模的核心是把物理公式中的每一项映射到库单元和互连线上。对标准单元，库文件提供每个单元在每个输入转换时间与输出负载下的内部功耗表、漏电功耗表；对互连线，SPEF提供每根网络的电容和电阻，工具据此计算充放电能量。活动因子则来自仿真波形（VCD/SAIF）或默认翻转率假设。

实际建模时要注意三点：第一，动态功耗中的 C_L 是输出端总电容，包括驱动单元自身漏电容、扇出单元输入电容和线电容，不能只算线电容；第二，短路功耗通常已包含在库的“内部功耗”表中，不需要单独加，但输入边沿过慢时工具会通过查找表反映出来；第三，静态功耗必须指定温度与工艺角，因为漏电对温度极其敏感，典型情况下温度每升高10°C，亚阈值漏电约翻一倍。

三、Synopsys功耗分析流程

以PrimePower/PrimeTime PX为例，典型流程如下：

1. 读入门级网表与工艺库，设置工作条件（电压、温度、工艺角）。
2. 读入SDC约束，定义时钟、输入输出延迟和时钟不确定性。
3. 读入SPEF寄生参数文件，使工具获得真实互连电容。
4. 读入SAIF或VCD活动因子文件，把仿真翻转信息映射到网表节点。
5. 执行 report_power，得到总功耗、动态功耗、漏电功耗及层次/单元/网络排序。
6. 用 report_clock_gating 检查时钟门控效率，用 report_power_rail 查看电源轨分布。

如果活动因子缺失，工具会使用默认翻转率（例如时钟网络0.5、数据网络0.1），此时结果只能用于相对比较，不能作为最终功耗签核依据。

四、常用报告解读

report_power 的输出通常按层次列出每个模块的 Total Power、Dynamic Power、Leakage Power。阅读时先看总功耗是否在预算内，再看动态与漏电的比例：如果漏电占比超过30%，说明工艺角或阈值选择需要重新评估；如果动态功耗集中在时钟网络，说明时钟门控或时钟树功耗需要优化。

报告中的 Switching Power 对应负载充放电，Internal Power 对应单元内部短路与充放电，Leakage Power 对应静态漏电。三者相加应等于总功耗。若发现某条网络功耗异常高，通常是高翻转率叠加了大线电容，可检查是否缺少门控或驱动过强。