3. 片上变异（OCV）的物理来源与建模需求

在先进工艺节点下，同一颗芯片内部不同位置的晶体管，其实际电学特性并不会完全一致。即使版图设计完全相同、逻辑功能完全对称，制造完成后的两个反相器、两条路径、两个时钟树分支，也可能表现出不同的延时。这种发生在同一芯片内部、与位置相关的参数波动，就是片上变异（On-Chip Variation，OCV）。PrimeTime 之所以需要 OCV 建模，根本原因在于：静态时序分析（STA）如果只用一个“标称”延时值去判断所有路径，就无法覆盖芯片内部真实存在的偏差，从而可能把实际会失败的芯片误判为合格。

一、OCV 的物理来源：PVT 变异

OCV 的物理来源可以归结为工艺（Process）、电压（Voltage）、温度（Temperature）三类参数的局部波动，简称 PVT 变异。它们并非独立存在，而是相互耦合，共同决定晶体管和互连线的实际延时。

工艺变异主要来自制造过程。光刻、刻蚀、离子注入、化学机械抛光（CMP）、薄膜沉积等步骤都存在随机误差和系统性偏差。例如，晶体管沟道长度 L、阈值电压 Vth、氧化层厚度 Tox 在芯片不同位置会有微小差异；金属互连的线宽、厚度、层间介质厚度也会随位置变化。这些差异直接改变晶体管的驱动电流和互连的 RC 参数，进而改变门延时和线延时。

电压变异来自片上供电网络（PDN）的 IR Drop 和 Ldi/dt 噪声。芯片不同位置到电源焊盘/PAD 的路径阻抗不同，导致同一时刻不同区域的供电电压存在差异。电压降低会使晶体管驱动能力下降、延时增大；电压升高则延时减小。对于高性能设计，动态电压降可能达到标称电压的 5%～10%，对应延时变化可达 10% 以上。

温度变异则来自功耗分布不均和封装散热路径差异。芯片上功耗密度高的区域温度更高，而温度对延时的影响与电压相关：在低电压下通常表现为“温度升高、延时增大”（正温度系数），在高电压下可能出现“温度升高、延时减小”（温度反转效应）。因此温度变异不能简单用单一方向描述，必须结合工作电压判断。

二、随机变异与系统变异

从统计特性看，OCV 可以分解为随机变异（Random Variation）和系统变异（Systematic Variation）两部分。

随机变异表现为同一版图图形在不同位置、不同芯片之间的不可预测差异，典型来源是掺杂原子个数波动、线边缘粗糙度（LER）、随机缺陷等。随机变异没有空间相关性，两个相邻晶体管也可能不同。在统计时序分析中，随机变异通常用独立随机变量建模，其标准差随晶体管面积增大而减小（面积越大，平均效应越强）。

系统变异则与位置、图形密度、周围环境相关，具有空间相关性。例如，光刻邻近效应导致相同线宽在不同间距下实际宽度不同；CMP 碟形凹陷导致金属厚度随密度变化；温度梯度导致芯片中心与边缘温度不同。系统变异可以用空间相关模型描述，距离越近的器件，其变异相关性越强。

在传统 OCV 分析中，PrimeTime 并不直接区分随机与系统变异，而是通过降额因子（Derating Factor）对路径延时进行统一缩放。例如，对建立时间检查，把数据路径延时乘以一个大于 1 的系数（如 1.05），把时钟路径延时乘以一个小于 1 的系数（如 0.95），从而人为制造最坏情况。这种做法简单、保守，但无法区分随机与系统成分，容易导致过度悲观。

三、为什么需要降额因子

降额因子的核心作用是：在缺乏完整统计分布信息时，用确定性的缩放系数覆盖 OCV 带来的不确定性。其基本逻辑是：对于建立时间（Setup）检查，数据路径要“更慢”，时钟路径要“更快”，使数据到达时间更晚、捕获时钟到达时间更早，从而压缩时序余量；对于保持时间（Hold）检查，则相反，数据路径要“更快”，时钟路径要“更慢”。

以一个简单示例说明。假设某条数据路径标称延时为 500 ps，时钟路径标称延时为 300 ps，时钟周期为 1 ns，建立时间要求为 50 ps。若不考虑 OCV，建立时间余量为：1000 − 500 − 300 − 50 = 150 ps，看起来安全。但若实际芯片中数据路径因工艺、电压、温度偏差慢了 8%，时钟路径快了 5%，则数据路径变为 540 ps，时钟路径变为 285 ps，余量变为：1000 − 540 − 285 − 50 = 125 ps，减少了 25 ps。如果偏差更大，余量可能变为负值，芯片在实际工作中就会失败。降额因子正是为了在 STA 阶段提前把这种最坏组合纳入计算。

在 PrimeTime 中，降额因子通过 set_timing_derate 命令设置，可以分别针对早期（early）和晚期（late）路径、时钟和数据路径、单元和互连线进行精细控制。例如：

set_timing_derate -early 0.95 -cell
set_timing_derate -late  1.05 -cell
set_timing_derate -early 0.97 -net
set_timing_derate -late  1.03 -net

上述配置表示：单元延时在早期分析中缩小 5%，晚期分析中放大 5%；互连线延时早期缩小 3%，晚期放大 3%。这样，建立时间检查会使用“晚期数据 + 早期时钟”，保持时间检查使用“早期数据 + 晚期时钟”，从而覆盖 OCV 的最坏影响。

四、OCV 建模的层次与需求

OCV 建模并非只有降额因子一种手段。随着工艺演进，建模方法大致经历三个阶段：

• 全局降额：对整个设计统一使用一个降额系数，简单但过于悲观，容易造成面积和功耗浪费。
• 位置感知降额（AOCV）：根据路径的逻辑深度、物理距离、单元类型等因素，动态调整降额系数。路径越长、距离越远，随机变异被平均得越充分，降额可以适当减小。
• 统计时序分析（SSTA）：直接使用随机变量和概率分布描述延时，计算路径延时超过时钟周期的概率（即失效率），从而在保证良率的前提下减少悲观余量。

无论采用哪种方法，其建模需求都来自同一个事实：OCV 是客观存在的物理现象，且无法在制造前被完全消除。设计者必须在时序分析中显式地表达这种不确定性，否则要么芯片良率下降，要么过度设计导致成本上升。降额因子是当前工业界最广泛使用的 OCV 建模入口，也是理解 AOCV 和 SSTA 的基础。