📚 课程目录第3章复杂SoC时序约束体系构建

3. 复杂SoC时序约束体系构建

在复杂SoC设计中，SDC约束不是一组孤立的命令集合，而是一套需要与RTL结构、时钟架构、接口协议保持一致的完整体系。约束体系一旦出现结构性错误，后续所有时序修复都建立在错误的基础上。本节从时钟定义出发，逐步建立生成时钟、时钟组、I/O约束，并处理多时钟域交互，形成可综合、可验证的约束框架。

一、主时钟定义：约束体系的根

主时钟是约束体系的起点。PrimeTime中通过create_clock定义，必须明确三个要素：时钟源端口或引脚、周期、波形（上升沿/下降沿位置）。例如一个200MHz系统时钟：

create_clock -name sys_clk -period 5.0 -waveform {0 2.5} [get_ports clk_in]

周期5ns对应200MHz，占空比50%。若时钟经过PLL或分频器，主时钟应定义在PLL参考输入或分频器输入端口，而非PLL输出。PLL输出属于生成时钟，由create_generated_clock描述。常见错误是把主时钟直接定义在PLL输出引脚上，导致PrimeTime无法追溯时钟源路径，时钟延迟和不确定性计算失真。

对于差分时钟，只需在正端定义主时钟，负端通过create_clock的-add选项或自动推断处理。对于多个独立主时钟，每个都必须单独定义，并检查是否存在物理上不相关的时钟被错误地当作同步时钟。

二、生成时钟：描述时钟树的分支

生成时钟描述由主时钟派生出的时钟信号，典型场景包括：分频器输出、倍频器输出、时钟门控输出、时钟切换器输出。PrimeTime通过create_generated_clock建立生成时钟与源时钟的相位关系：

create_generated_clock -name div2_clk -source [get_ports clk_in] \
  -divide_by 2 [get_pins div_reg/Q]

关键参数是-source，它指向生成时钟的源时钟或源引脚。PrimeTime据此计算生成时钟的延迟、相位和不确定性。若源时钟有多个，必须明确指定，否则工具可能推断错误。对于门控时钟，使用-combinational选项描述组合逻辑路径；对于时钟切换器，使用-master_clock指定主时钟。

生成时钟的命名必须唯一且具有可读性，建议采用“源时钟名_功能_序号”的格式，如sys_clk_div2、ddr_clk_phy。命名混乱会导致后续时钟组和例外约束难以维护。

三、时钟组：划分异步与同步边界

时钟组是约束体系中的“隔离墙”。默认情况下，PrimeTime会检查所有时钟之间的时序路径。对于异步时钟域，必须通过set_clock_groups声明为异步，否则工具会报告大量虚假的跨时钟域违例：

set_clock_groups -asynchronous \
  -group {sys_clk div2_clk} \
  -group {ddr_clk} \
  -group {usb_clk}

同一组内的时钟被认为是同步的，组间为异步。对于有确定相位关系的时钟，如源同步接口中的随路时钟，应使用-physically_exclusive或-logically_exclusive，而非-asynchronous。物理互斥表示两个时钟不会同时存在，逻辑互斥表示功能上不会同时有效。

时钟组划分需要与CDC（跨时钟域）检查结果交叉验证。若CDC工具报告某两个时钟域之间存在同步器，则它们不应被简单归为异步组，而应保留时序检查或使用set_max_delay约束。

四、I/O约束：连接外部世界的时序边界

I/O约束描述芯片与外部器件的时序关系。输入延迟set_input_delay和输出延迟set_output_delay必须基于外部器件的时序参数计算：

set_input_delay -clock sys_clk -max 2.5 [get_ports data_in*]
set_input_delay -clock sys_clk -min 0.8 [get_ports data_in*]
set_output_delay -clock sys_clk -max 3.2 [get_ports data_out*]
set_output_delay -clock sys_clk -min 1.0 [get_ports data_out*]

输入延迟最大值 = 外部器件Tco_max + 板级走线延迟_max；最小值 = 外部器件Tco_min + 板级走线延迟_min。输出延迟同理，但方向相反。对于源同步接口，还需定义随路时钟的生成时钟，并设置set_output_delay相对于该时钟。

I/O约束必须覆盖所有功能模式。若芯片支持多种接口模式，应使用set_case_analysis或set_mode区分，避免不同模式的约束相互冲突。

五、多时钟域交互：约束体系的验证

约束体系建立后，必须通过PrimeTime的check_timing和report_clock验证完整性。重点检查：是否存在未约束的时钟、生成时钟源是否正确、时钟组是否覆盖所有异步边界、I/O延迟是否与外部器件手册一致。

对于跨时钟域路径，若使用同步器，应通过set_max_delay约束同步器输入到输出之间的组合逻辑延迟，而非简单设为false path。例如：

set_max_delay 2.0 -from [get_clocks clk_a] -to [get_clocks clk_b]

该约束确保跨时钟域路径的组合逻辑延迟不超过2ns，防止亚稳态传播。同时，应使用set_false_path排除同步器第二级触发器之后的路径，避免工具对已同步信号做无意义的时序检查。

六、约束体系的维护与迭代

约束体系不是一次性交付物。随着RTL迭代、时钟架构调整、接口协议升级，约束必须同步更新。建议将SDC文件按功能模块拆分，使用source命令组织，并纳入版本管理。每次综合或PR后，运行report_clock -skew和report_timing -delay max检查约束是否仍然有效。

实践建议：建立约束检查清单，每次流片前逐项确认：主时钟周期与PLL配置一致；生成时钟源指向正确；时钟组覆盖所有异步边界；I/O延迟与外部器件手册匹配；跨时钟域路径有明确的max_delay或false_path约束。

约束体系的最终目标是让PrimeTime能够准确反映芯片的真实时序行为。一个结构清晰、层次分明的SDC框架，不仅能减少虚假违例，还能在时序收敛过程中快速定位问题根源。当约束与设计意图一致时，时序修复才有意义。