1. 课程导入与签核全景

芯片从 RTL 到可交付制造的 GDSII，前端逻辑设计只完成了功能意图的表达，真正决定“能不能流片、良率是否可控、可靠性是否达标”的，是后端物理实现之后的物理验证与签核（Physical Verification & Signoff）。可以把整个后端流程理解为一次“从版图到制造可行性”的逐层体检：物理实现负责把网表变成几何图形，而签核负责回答一个更严苛的问题——这套几何图形在代工厂的工艺规则、电学约束和可靠性模型下，是否仍然成立。

签核的核心目标可以归纳为三条主线：几何正确性（图形本身符合制造规则）、连接正确性（版图与网表一致、无悬空与短路）、电学与可靠性正确性（供电、时序、电迁移、ESD、闩锁等在实际工作条件下安全）。这三条主线对应不同的签核项目，也对应不同的 Cadence 工具。理解它们之间的分工与数据依赖，是后续每一章展开具体操作的前提。

签核项目与工具链的分工

物理验证的第一道关口是 DRC（Design Rule Check），检查最小线宽、间距、包围、密度等几何规则；紧随其后的是 LVS（Layout Versus Schematic），从版图提取器件与连接关系，与原始网表比对，确认器件类型、尺寸、端口连接完全一致。二者通常由 Pegasus 或 PVS（Physical Verification System） 承担，前者面向大规模全芯片验证并支持分布式与云执行，后者与 Virtuoso 环境深度集成，适合模块级快速迭代。

在几何与连接之外，还有一类“电气规则”检查：ERC（Electrical Rule Check） 关注浮空栅、电源地短路、衬底连接缺失等；天线检查（Antenna） 判断金属与多晶硅在制造过程中积累的电荷是否会击穿栅氧；ESD 与 Latch-up 检查 I/O 与电源钳位结构是否满足泄放路径和阱/衬底保护要求；DFM（Design for Manufacturability） 则从良率角度评估冗余通孔、线端扩展、CAA 等推荐规则。这些项目往往与 DRC/LVS 共享同一套版图数据库，但判断依据来自代工厂的电气与可靠性规则文件。

当版图通过几何与连接检查后，签核进入“电学性能”层面。Quantus 负责寄生参数提取（RC extraction），把版图几何转换为带寄生电阻电容的网表；Tempus 基于该网表完成时序签核（STA），确认建立/保持时间、串扰与时钟偏差满足约束；Voltus 则完成电源完整性签核，包括 IR drop、电迁移（EM）与热分析（Thermal）。这三者构成一条清晰的信号链：版图 → 寄生 → 时序/功耗 → 可靠性判断。任何一环的参数偏差都会向下游传递，因此签核顺序和输入一致性至关重要。

整体协作关系

下图给出本节最值得建立的整体视图：从物理实现输出的 GDSII/OASIS 出发，几何与连接类签核（DRC、LVS、ERC、天线、ESD、Latch-up、DFM）并行展开，通过后进入寄生提取，再由时序与电源完整性工具完成电学签核，最终汇入签核数据库并反馈修正。图中同时标注了各环节对应的 Cadence 工具，便于建立“项目—工具—数据流”的对应关系。

如何理解“签核全景”

把上图读成三条数据流会更清晰。第一条是几何流：GDSII 直接进入 DRC/LVS/ERC/天线/ESD/DFM，输出是“规则违例清单”，判断依据是代工厂规则文件中的数值阈值，例如某工艺最小金属间距 0.08 μm、最小通孔包围 0.02 μm。第二条是寄生流：版图经 Quantus 提取为带 RC 的 SPEF 或 DSPF，供 Tempus 做时序、Voltus 做 IR/EM。第三条是反馈流：任何签核失败都会回到物理实现，修改布局、布线或约束后重新走一遍，直到所有项目收敛。

实际项目中，这三条流并非严格串行。常见做法是模块级先用 PVS 做快速 DRC/LVS 迭代，全芯片阶段再用 Pegasus 做分布式签核；时序与 IR 分析也会在布线后提前介入，避免等到最后才发现无法修复的违例。理解这种“并行迭代、逐层收敛”的节奏，比记住工具名称更重要。

最后需要强调，签核的最终判断标准不是“工具没有报错”，而是“在代工厂工艺窗口和实际工作条件下，芯片能够被稳定制造并可靠工作”。DRC 干净只说明图形可制造，LVS 通过只说明连接与网表一致，只有当时序、IR、EM、ESD 等全部收敛，签核才算真正完成。这也是本课程后续所有章节的共同目标。