1. 课程导入与Quartus HLS定位

在FPGA上做算法加速，传统路径是手写Verilog或VHDL：设计者需要自己规划流水线级数、管理时钟域、推导位宽、安排存储资源，再通过仿真与静态时序分析反复迭代。这条路径控制力最强，但开发周期长、验证成本高，且算法一旦调整，RTL往往要大改。Quartus HLS（High-Level Synthesis，高层次综合）要解决的正是这个矛盾：它允许用C/C++（以及部分SystemC）描述算法行为，由工具自动完成调度、绑定与流水线化，最终生成可综合的RTL，再交由Quartus完成布局布线并下载到Intel/Altera FPGA上运行。

理解Quartus HLS的定位，关键是分清"谁负责什么"。算法工程师负责用C++表达计算意图，并通过编译指示（pragma）告诉工具哪些循环要展开、哪些数组要映射为片上存储、目标时钟周期是多少；HLS工具负责把这些意图翻译成带时序语义的硬件结构；Quartus则负责把RTL映射到具体器件资源上，给出fmax、资源占用和功耗。三者是一条连续的信号链，任何一环的约束不合理，都会在最终结果上暴露出来。

从图中可以清楚看到两条路径的终点相同——都要经过Quartus的布局布线并生成比特流，但起点和中间过程差异巨大。传统RTL从"门级结构"出发，HLS从"算法行为"出发。这意味着HLS并不是替代Quartus，而是位于Quartus之前的一层自动化前端。它把设计者从手工微架构中解放出来，但代价是：你必须学会用硬件思维去写C++，否则综合出来的电路可能又大又慢。

与传统RTL开发的关键对比

第一，抽象层级不同。RTL描述的是寄存器、连线、时钟沿上的信号变化；HLS描述的是循环、数组、函数调用。HLS工具内部会做调度（决定每个操作在哪个时钟周期执行）、绑定（决定用哪个硬件资源实现）和流水线化（让不同迭代重叠执行）。第二，迭代速度不同。改一行pragma重新综合，通常几分钟到十几分钟就能看到资源与fmax变化；而手改RTL的流水线结构，往往要数小时甚至数天。第三，控制粒度不同。RTL可以精确控制每一个寄存器的位置和每一级流水线的延迟；HLS只能通过pragma间接影响，最终结果仍受工具调度策略约束。因此，HLS适合算法结构相对规整、迭代频繁的场景；对时序极端苛刻或结构高度不规则的设计，RTL仍有不可替代的优势。

典型应用场景

Quartus HLS最常见的落地方向包括：图像与视频预处理（卷积、滤波、色彩空间转换）、通信基带处理（FFT、信道估计、编解码）、金融风控中的低延迟计算、基因序列比对、雷达与声呐信号处理，以及机器学习推理中的矩阵乘与激活函数加速。这些场景的共同特点是：计算密集、数据流规整、对延迟和吞吐有明确指标，且算法版本迭代频繁。用HLS可以快速把算法映射到FPGA，先跑通再优化，而不是一开始就陷入RTL细节。

学习路径建议

本课程后续章节会沿着"能跑通→能看懂→能优化"的路线推进。建议的学习顺序是：先掌握HLS的基本语法约束与接口综合规则，理解C++中哪些写法可综合、哪些不可综合；然后学会阅读HLS报告中的调度结果、资源估算和流水线信息；接着掌握核心pragma——流水线（pipeline）、展开（unroll）、数组分割（array_partition）、接口（interface）——并理解它们对吞吐、面积和fmax的影响；最后结合Quartus的时序报告与资源报告，做联合调优。整个过程中，始终要问三个问题：这段C++会被综合成什么硬件结构？它的瓶颈在计算还是在存储？当前约束下fmax和资源是否可接受？

总结来说，Quartus HLS在FPGA算法加速中的角色是"高层前端 + 快速探索工具"。它让你用软件的方式表达算法，用硬件的方式思考性能，最终仍由Quartus完成物理实现。掌握它，意味着你可以在算法与硬件之间建立一条更短、更可控的迭代通路。