4. 约束文件签核
在Quartus工程签核流程中，约束文件是连接设计意图与物理实现的桥梁。RTL代码描述“电路做什么”，而约束文件规定“电路必须跑多快、信号从哪些引脚进出、逻辑放在芯片的哪个区域”。约束缺失或错误，综合与布局布线工具就会按默认行为“自由发挥”，最终时序报告可能看似通过，实际芯片却无法工作。因此，约束签核的核心不是“有没有约束文件”，而是“约束是否完整、是否覆盖所有关键路径、是否与设计意图一致”。
三类约束的签核对象与完整性检查
Quartus工程中常见的约束载体包括SDC文件（.sdc）、QSF中的引脚与区域分配语句，以及部分由Assignment Editor生成的约束。签核时建议按三类分别核查。
SDC时序约束主要包含时钟定义、输入输出延迟、时序例外和多周期路径。完整性检查的第一步是确认所有时钟源都被create_clock或create_generated_clock覆盖。例如，若设计中有50MHz主时钟和由PLL生成的100MHz内部时钟，SDC中必须同时定义输入时钟和PLL输出时钟，否则工具不会对PLL输出域做时序分析。第二步检查set_input_delay和set_output_delay是否覆盖所有与外部器件交互的端口。第三步检查set_false_path、set_multicycle_path、set_clock_groups是否被滥用——这些例外会“豁免”路径，若误设，真实违例会被隐藏。
引脚约束的完整性体现在QSF中的set_location_assignment与set_instance_assignment -name IO_STANDARD是否一一对应。签核时要核对：每个顶层端口是否都有引脚位置；每个引脚是否都指定了正确的I/O标准（如LVCMOS33、LVDS、SSTL-15）；差分对是否成对约束；专用引脚（如时钟输入、配置引脚）是否被误分配到普通I/O。常见问题是RTL中新增端口后忘记补引脚约束，导致Fitter自动分配到一个不可用或冲突的引脚。
区域约束包括LogicLock区域、芯片规划器中的位置约束以及set_instance_assignment -name PLACEMENT_REGION等。完整性检查关注：需要固定布局的模块是否被完整圈入区域；区域边界是否与时钟域、数据流方向一致；区域大小是否足够容纳逻辑，避免Fitter因资源不足而忽略约束。区域约束不是越多越好，过度约束会降低布局布线灵活性，反而恶化时序。
约束覆盖率评估：从“有约束”到“约束对”
覆盖率评估是签核的量化依据。建议从四个维度计算：
- 时钟覆盖率：统计设计中所有时钟源（包括PLL、外部晶振、恢复时钟），核对SDC中是否都有对应定义。目标为100%。
- I/O覆盖率：统计顶层端口总数，核对QSF中已分配引脚和电平标准的端口数。目标为100%，差分对按一对两个端口计算。
- 路径覆盖率：在TimeQuest中运行
report_timing，检查是否存在“Unconstrained Path”报告。若存在未约束路径，说明SDC遗漏了某些时钟域或输入输出延迟。 - 区域覆盖率：统计需要固定布局的模块数，核对LogicLock或PLACEMENT_REGION是否覆盖。目标视设计需求而定，通常关键接口和时钟域交叉模块应达到100%。
覆盖率不是唯一标准。一个常见的误区是“覆盖率100%但约束错误”。例如，将输入延迟设为0ns，覆盖率达标，但实际外部器件有2ns的建立时间要求，时序分析结果会过于乐观。因此签核时还要做“约束合理性抽查”：随机选取几条关键路径，核对约束值与数据手册、板级时序预算是否一致。
签核要点与常见驳回项
约束签核通常由独立于设计的工程师执行，重点核查以下内容：
- SDC版本与工程一致性：确认签核的SDC文件与当前QSF、RTL版本匹配，避免使用旧版约束。
- 时钟定义与PLL配置一致：PLL的倍频/分频参数若在QSF中修改，SDC中的generated_clock必须同步更新。
- 引脚约束与原理图一致：核对QSF中的引脚号、电平标准与硬件原理图完全对应，特别注意Bank电压与IO_STANDARD的兼容性。
- 区域约束与布局结果一致：在Chip Planner中查看Fitter是否真正遵守了区域约束，若区域被忽略，需检查资源是否足够或约束语法是否正确。
- 例外约束有书面依据：每条false_path或多周期路径都应有设计说明或跨时钟域处理方案作为支撑，不能仅凭“觉得可以”就豁免。
常见驳回项：SDC中缺少PLL输出时钟定义；QSF中引脚约束与原理图不符；false_path覆盖了真实需要分析的路径；区域约束范围过大导致Fitter无法布局；约束文件未纳入版本管理，签核版本与构建版本不一致。
签核检查表示例
以下检查表可直接用于约束签核评审，每项需填写“通过/不通过/不适用”并附证据来源。
| 检查项 | 检查内容 | 证据来源 | 结论 |
|---|---|---|---|
| SDC-01 | 所有时钟源均有create_clock或generated_clock | SDC文件、PLL配置 | 通过/不通过 |
| SDC-02 | 所有I/O端口有input/output_delay | SDC文件、顶层端口列表 | 通过/不通过 |
| SDC-03 | false_path/multicycle有设计依据 | 跨时钟域方案文档 | 通过/不通过 |
| PIN-01 | 每个端口有location_assignment | QSF、原理图 | 通过/不通过 |
| PIN-02 | IO_STANDARD与外部器件匹配 | QSF、器件手册 | 通过/不通过 |
| AREA-01 | 关键模块区域约束已生效 | Chip Planner截图 | 通过/不通过 |
| COV-01 | 无Unconstrained Path报告 | TimeQuest报告 | 通过/不通过 |
签核完成后，约束文件应与RTL、QSF、引脚分配表一并归档，并记录签核版本号与签核人。后续若RTL端口或时钟结构变更，必须重新触发约束签核，不能默认沿用旧约束。约束签核的本质是确保“设计意图”被工具正确理解，任何遗漏都可能在硬件调试阶段以难以定位的时序故障形式暴露出来。