3. Agilex PCIe硬核IP架构剖析

Agilex系列FPGA在PCIe互连上的最大特点，是把PCIe控制器与PHY以硬核形式集成进芯片，而不是像早期器件那样用软核逻辑加外部PHY拼装。理解硬核IP架构，核心要抓住三件事：不同Tile的定位差异、PHY与控制器如何分工协作、以及参考时钟与复位域如何约束整个链路。这三件事直接决定了IP实例化参数的可选范围，也决定了最终能跑出什么样的互连能力。

一、P-Tile、E-Tile、F-Tile的定位差异

Agilex的PCIe硬核分布在不同的Tile中，命名中的字母代表其面向的协议族与速率等级。P-Tile主要面向PCIe Gen4及以下，通常提供x16或x8的PCIe硬核控制器，适合对成本敏感、速率要求不极端的场景。E-Tile面向以太网与PCIe混合应用，支持PCIe Gen4，同时具备较强的以太网MAC能力，适合需要网络与PCIe并存的板卡。F-Tile是Agilex中面向高速串行的主力Tile，支持PCIe Gen5，单通道速率可达32 GT/s，并可通过多Tile组合实现更高通道数。

从互连能力看，P-Tile与E-Tile的PCIe硬核通常以固定通道数出现，例如x16或x8，通道绑定关系在硬件上已经确定。F-Tile则更灵活，它由多个收发器组构成，PCIe硬核可以按x4、x8、x16等粒度组合，但组合时必须遵循Tile内部的通道分组规则。这意味着在选型阶段，如果目标链路是Gen5 x16，就必须确认F-Tile中是否有足够的连续通道组，而不是简单地把任意通道拼在一起。

二、PHY与控制器集成方式

在Agilex硬核IP中，PHY与控制器是紧耦合的。PHY部分包含PCS与PMA，负责串并转换、时钟恢复、均衡与电气驱动；控制器部分负责链路训练、TLP处理、配置空间与电源管理。两者之间通过内部接口连接，用户通常不需要直接操作PHY寄存器，而是通过控制器提供的Avalon-MM或AXI接口访问配置空间和DMA。

这种集成方式带来的直接好处是链路训练由硬核自动完成，用户只需提供参考时钟、复位和正确的IP参数。但代价是灵活性受限：例如不能随意改变通道极性映射，也不能在运行时动态切换Gen速率而不重新配置IP。实际工程中，如果板级走线导致通道顺序与硬核预期不一致，需要在IP参数中启用通道反转或交换，而不是在逻辑里做补救。

三、参考时钟与复位域

PCIe硬核对参考时钟非常敏感。Agilex的PCIe硬核通常要求100 MHz差分参考时钟，抖动指标需满足PCIe规范。参考时钟可以来自专用时钟引脚，也可以由片上PLL生成，但必须保证频率精度和抖动。如果参考时钟不干净，链路可能训练到较低速率，或者在高负载下出现误码。

复位域方面，PCIe硬核涉及多个复位：PERST#是来自主机的全局复位，用于链路初始化和热插拔；Core Reset用于复位用户逻辑与控制器接口；PHY Reset用于复位PHY内部状态。这些复位必须按顺序释放，通常PERST#先释放，等待参考时钟稳定后，再释放PHY Reset，最后释放Core Reset。如果顺序错误，可能出现链路无法训练或训练后不稳定。

四、IP实例化参数对互连能力的影响

在Quartus中实例化PCIe硬核IP时，几个关键参数直接决定互连能力。第一是链路宽度与速率：选择x16 Gen4还是x8 Gen5，决定了理论带宽上限。第二是参考时钟频率与来源：选择100 MHz专用引脚还是片上PLL，影响时钟质量和可用性。第三是BAR配置：BAR的大小和数量决定了主机能映射多少地址空间，直接影响DMA和大数据吞吐。第四是MSI/MSI-X数量：中断向量数影响高并发场景下的中断处理效率。

以Gen4 x8为例，理论带宽为8 × 16 GT/s × 128/130 ≈ 15.75 GB/s（单向），实际有效吞吐受TLP开销、DMA效率和主机内存带宽影响，通常能达到理论值的70%～85%。如果IP参数中把Max Payload Size设为256字节而非512字节，TLP开销比例上升，有效吞吐会进一步下降。因此，在实例化阶段就要根据目标应用选择合理的参数，而不是等到系统联调时再回头修改。

总结来看，Agilex PCIe硬核IP架构的核心在于：Tile决定速率与通道能力，PHY与控制器集成决定训练与访问方式，参考时钟与复位域决定链路稳定性，而IP实例化参数则是把这些硬件能力映射到具体互连性能的最后一环。理解这四层关系，才能在系统设计初期做出正确的选型与配置决策。