2. Agilex器件架构与网络加速硬核

Agilex FPGA/SoC 之所以能承担高速网络加速任务，关键不在于可编程逻辑的规模，而在于它把收发器、硬核 IP、片上内存层次和网络加速硬核模块组织成了一条从“光/电信号入口”到“数据搬运与处理出口”的完整通路。理解这条通路，比单独记住某个模块的规格更重要。

收发器：网络加速的物理入口

Agilex 的收发器（Transceiver）分为通用高速 SerDes 和面向以太网的硬核 MAC+PCS 两类。通用 SerDes 支持从 1.25 Gbps 到 116 Gbps 的 PAM4/NRZ 速率，通常以 Quad 为单位组织，每个通道包含发送均衡（TX EQ）、接收均衡（RX EQ）、时钟数据恢复（CDR）和眼图监视器。面向 100G/200G/400G 以太网时，Agilex 提供硬核 Ethernet MAC、PCS 和 FEC 模块，可直接与光模块或背板连接，无需占用可编程逻辑资源实现 MAC 层。

实际工程中，收发器配置需要关注参考时钟、通道绑定和均衡参数。例如，一个 400GAUI-8 接口使用 8 条 53.125 Gbps PAM4 通道，参考时钟通常为 156.25 MHz，发送端需根据背板损耗设置 3~5 抽头的前馈均衡（FFE），接收端则依赖 CTLE+DFE 组合。眼图监视器可实时读取眼高、眼宽，作为链路余量判断依据。

硬核 IP：不占用逻辑资源的专用引擎

Agilex 集成了多类硬核 IP，其中与网络加速最相关的是：硬核 PCIe Gen5/Gen4 控制器、硬核以太网 MAC、硬核加密引擎（Crypto）、硬核 DMA 以及硬核内存控制器。这些模块以专用电路实现，功耗和面积效率远高于软核实现。以 PCIe Gen5 x16 为例，硬核控制器提供 512 Gbps 双向带宽，可直接连接主机 CPU，作为加速卡与服务器之间的数据通道。

硬核加密引擎支持 AES-GCM、SHA、RSA 等算法，可在数据流经过时完成线速加解密，适合 IPsec、MACsec 等安全卸载场景。硬核 DMA 则负责在主机内存、片上内存和网络接口之间搬运数据，减少 CPU 干预。

内存层次：决定加速效率的关键

Agilex 的内存层次从内到外依次为：寄存器/MLAB、M20K 块存储、eSRAM 硬核缓存、DDR4/DDR5/LPDDR5 外部内存，以及通过 CXL 或 PCIe 访问的主机内存。M20K 块存储容量大、配置灵活，适合做 FIFO、查找表和中小规模缓存；eSRAM 是 Agilex 特有的硬核片上大容量缓存，单块可达数 MB，访问延迟低，适合存放流表、连接跟踪表和报文缓存。

网络加速中，报文处理通常需要“查表—修改—转发”三步。若流表放在 DDR 中，每次查找可能引入 60~100 ns 延迟；若将热点流表放入 eSRAM，延迟可降至 10 ns 量级。因此，合理划分“热点表放 eSRAM、冷表放 DDR”是提升吞吐和降低时延的常用策略。

网络加速硬核模块的协同

Agilex 的网络加速能力来自多个硬核模块的协同：以太网 MAC 接收报文后，通过硬核 FEC 纠错，再经硬核 DMA 写入 eSRAM 或 DDR；可编程逻辑中的流水线完成解析、分类、修改；加密引擎按需介入；最后经 MAC 发送或通过 PCIe 上传主机。整个过程中，硬核模块承担固定功能，可编程逻辑承担灵活处理，二者通过 AXI 或 Avalon 总线互联。

参数关系与配置要点

在规划 Agilex 网络加速方案时，几个参数关系需要提前厘清。第一，收发器速率与通道数的乘积决定接口总带宽：8×53.125 Gbps PAM4 经 RS-FEC 后有效载荷约 400 Gbps。第二，eSRAM 容量与流表条目数的关系：若每条 IPv4 五元组流表项占 64 字节，4 MB eSRAM 可容纳约 6.5 万条热点流表。第三，DMA 描述符环深度影响突发搬运效率，通常设置为 1024~4096 个描述符，过小会导致频繁中断，过大则增加缓存压力。

从架构到落地：判断链路是否健康

调试时，可先通过收发器眼图监视器确认物理层余量：眼高应大于 30 mV，眼宽应大于 0.3 UI。若眼图闭合，优先检查参考时钟抖动和均衡参数。物理层正常后，再通过硬核 MAC 的统计寄存器查看 CRC 错误计数和 FEC 纠正计数，判断链路误码是否在可接受范围。最后，通过 DMA 吞吐计数和 eSRAM 命中率评估加速效果：若 eSRAM 命中率低于 80%，说明热点流表划分不合理，需要重新调整表项分布。

Agilex 的网络加速硬核并非孤立存在，而是与收发器、内存层次和可编程逻辑共同构成一条完整的数据通路。理解每个模块在通路中的位置、输入输出和参数约束，才能在方案设计和调试中做出正确判断。