2. 收发器硬件基础与信号完整性

Agilex 的收发器链路能否跑到目标速率，往往在原理图评审和 PCB 叠层规划阶段就已经决定了大半。芯片内部的 CDR、均衡器和驱动器再强，也无法弥补参考时钟抖动过大、电源纹波超标或过孔残桩过长带来的信号劣化。本节从硬件物理层出发，把收发器通道结构、参考时钟、电源去耦、PCB 走线、连接器与过孔这几个关键环节串成一条完整的信号完整性链路，帮助你在调试之前先建立"硬件是否具备跑通条件"的判断能力。

一、Agilex 收发器通道的物理结构

Agilex 的每个收发器通道（Channel）由发送路径（TX）和接收路径（RX）组成，二者在物理上是独立的差分对。TX 侧包含并行数据接口、PCS（物理编码子层）、PMA（物理介质附加子层）中的串化器、均衡前馈（FFE）驱动器和输出缓冲；RX 侧则包含输入缓冲、连续时间线性均衡（CTLE）、判决反馈均衡（DFE）、时钟数据恢复（CDR）和串并转换。通道的差分阻抗标称 100 Ω，TX 输出幅度、预加重/去加重、RX 均衡档位均可通过 Avalon-MM 或 Native PHY IP 配置。

需要特别注意的是，Agilex 的收发器按 Bank 分组，每个 Bank 有独立的参考时钟输入和电源域。同一 Bank 内的通道共享 PLL 资源，跨 Bank 使用会引入额外的时钟域约束。调试时若发现某个通道误码率异常，先确认它所属的 Bank 及其参考时钟来源，往往比直接怀疑芯片本身更有效。

二、参考时钟：抖动的源头

Agilex 收发器的参考时钟（Refclk）通常由外部晶振或时钟发生器提供，频率常见为 100 MHz、125 MHz、156.25 MHz 等。参考时钟的相位抖动（Phase Jitter）会直接传递到 CDR 的输出，进而压缩接收端的眼图张开度。对于 25.78125 Gbps 这类高速率，参考时钟的 RMS 抖动一般要求控制在 0.3 ps 以内（具体以器件手册为准）。

实际选型时，应优先选择差分输出、抖动指标明确的时钟芯片，并在 PCB 上把 Refclk 走线当作高速差分对处理：等长、包地、远离开关电源和高速数据线。如果使用普通晶振加单端转差分，务必确认转换器本身的附加抖动足够低。一个常见的误区是只关注频率精度而忽略抖动，结果链路在常温下能通、高温下误码率飙升。

三、电源与去耦：纹波是隐形杀手

Agilex 收发器的电源域通常包括 VCCT（TX 输出）、VCCR（RX 输入）、VCCA（模拟）和 VCCPLL（PLL）等，不同电源域对噪声的敏感度不同。其中 VCCPLL 对纹波最敏感，一般要求纹波峰峰值小于 20 mV，否则会直接恶化 CDR 的抖动容限。

去耦设计遵循"大电容储能、小电容滤高频"的原则。每个电源引脚附近放置 0.1 μF 陶瓷电容，电源入口处放置 10 μF 或更大容量的电容。电容的接地回路要短，过孔尽量靠近焊盘。对于 VCCPLL，建议额外增加 LC 滤波或专用低噪声 LDO，避免与数字电源共用同一路供电。调试时可用示波器配合低电容探头测量电源纹波，若发现周期性尖峰，优先检查开关电源的开关频率是否与链路速率形成谐波关系。

四、PCB 走线与过孔：从芯片到连接器的每一段

从 Agilex 封装球到连接器的差分走线，是信号完整性最容易被忽视的一段。关键约束包括：差分阻抗控制在 100 Ω ± 10%，对内两根线的长度偏差（Skew）控制在 5 mil 以内，对间间距至少 3 倍线宽以减少串扰。走线应尽量在同一层完成，减少换层次数；必须换层时，过孔应成对放置，并在旁边添加回流地过孔。

过孔的残桩（Stub）是高速链路的主要损耗来源之一。以 25 Gbps 信号为例，残桩长度超过 15 mil 就可能引起明显的谐振损耗。解决办法包括背钻（Back Drilling）、使用盲埋孔，或把换层过孔布置在靠近焊盘的位置以缩短残桩。连接器方面，应选择阻抗匹配、串扰指标明确的高速连接器，并确保连接器引脚与 PCB 焊盘的过渡区域阻抗连续。若使用金手指或板对板连接器，插拔次数和接触电阻也需要纳入考量。

五、把硬件因素串起来看

以上几个环节并非孤立。参考时钟抖动会通过 CDR 传递，电源纹波会调制 TX 输出幅度，走线损耗会迫使 RX 均衡器加大补偿档位，而过孔残桩则会在特定频率上形成陷波。调试时如果只盯着芯片配置而忽略这些物理因素，很容易陷入"参数怎么调都过不了"的困境。建议在链路调试前先完成一轮硬件自检，把参考时钟、电源、走线和过孔的数据记录下来，作为后续对比的基线。当误码率异常时，先排除硬件因素，再回到芯片配置和协议层排查，效率会高得多。