3. 视频图像处理系统需求分析与方案选型
在动手画原理图之前，视频图像处理系统最容易踩的坑不是“选不到芯片”，而是“选错了芯片”。分辨率、帧率、像素位宽、接口标准、功耗与成本这六个参数彼此耦合，任何一个先定死，都会反向压缩其余五个的可行域。本节的目标是建立一套可复算的选型方法：先把视频流换算成可比较的带宽与逻辑资源需求，再用这些数字去筛 Agilex 系列中的具体型号，最后用功耗与成本做收敛判断。
一、先把视频需求换算成三个硬指标
视频参数不能直接拿去选型，必须先转成三类可比较的量：像素吞吐率（决定接口与内部总线带宽）、行缓冲与帧缓冲规模（决定片上存储与外部存储带宽）、算法逻辑规模（决定逻辑单元与 DSP 数量）。
像素吞吐率的计算方式是：像素时钟 = 总像素数 × 帧率。以 1920×1080@60Hz 为例，若按 CEA-861 的 CVT 消隐比例估算，总像素约为 2200×1125，则像素时钟约 148.5MHz，单像素 24bit RGB 时数据带宽约 3.56Gbps。若换成 3840×2160@60Hz，总像素约 4400×2250，像素时钟约 594MHz，24bit 下带宽约 14.26Gbps。这个数字直接决定了接口能否用单链路、是否需要多通道并行。
位宽的影响常被低估。同一分辨率下，8bit 灰度与 24bit RGB 的带宽差 3 倍；若做 HDR 或 10bit/12bit 处理，带宽还要再乘 1.25～1.5。因此选型时应先确定“处理位宽”而非“显示位宽”，因为内部处理往往比输出更宽。
二、接口标准决定外部带宽与引脚预算
Agilex 器件支持多种视频接口，选型时要区分“输入接口”和“输出接口”。常见组合包括：MIPI CSI-2（摄像头输入，D-PHY 每 lane 约 2.5Gbps）、HDMI 2.0/2.1（显示输出，TMDS 或 FRL）、DisplayPort、SDI（广播级）、以及并行 LVDS。以 4K@60 为例，HDMI 2.0 需要 18Gbps 总带宽，通常用 4 条 TMDS lane；若用 MIPI CSI-2 输入 4K@30，则需 4 lane × 2.5Gbps 左右。
接口标准不仅影响收发器数量，还影响 I/O bank 的电压标准与引脚数。Agilex 的 I/O 支持 1.2V/1.5V/1.8V/2.5V/3.0V 多电压，但同一 bank 内电压需一致。若系统同时接 MIPI（1.2V）、LVDS（1.8V）和 HDMI（3.3V 侧），就必须规划 bank 分组，否则会出现“逻辑够用、引脚不够”的尴尬。
三、用一张图看清选型约束的传导关系
下面的关系图把六个约束如何逐级传导到 Agilex 型号选择上做了可视化。左侧是需求输入，中间是推导出的资源与带宽指标，右侧是 Agilex 系列中需要重点核对的型号属性。
四、Agilex 型号筛选的实操方法
Agilex 目前主要分为 E、M、F 三个系列，定位差异明显。E 系列面向低功耗低成本，逻辑规模相对小，适合 1080p@60 以内的单路处理；M 系列在带宽与逻辑之间取平衡，是 4K@30～60 的主流选择；F 系列逻辑密度最高，适合多路 4K 拼接、AI 推理前置处理等重负载场景。
筛选时建议按以下顺序核对，而不是先看价格：
- 收发器能力：先确认接口所需的 lane 数与速率是否被型号支持。例如 HDMI 2.0 需要 4 条 6Gbps lane，若型号收发器最高 5Gbps，则必须换型或改用 DisplayPort 拆分方案。
- 存储块数量：行缓冲通常需要 2～4 行像素，帧缓冲若走外部 DDR 则需核对 DDR 控制器数量与带宽。以 4K 行缓冲为例，3840 像素 × 3 字节 × 4 行 ≈ 46KB，看似不大，但多路并行时会迅速累积。
- 逻辑与 DSP：3×3 卷积、色彩空间转换、缩放等算法会消耗大量 DSP。以 1080p@60 的 3×3 卷积为例，约需 200～400 个 DSP 块，若型号 DSP 不足则需降帧率或分时复用。
- 功耗与散热：Agilex 的功耗估算可用 Quartus 的 Power Analyzer，输入 toggle rate 与时钟频率后得到静态与动态功耗。若单板无风扇，需把结温控制在 100℃ 以内，通常要求总功耗低于 8～12W。
- 成本与封装：封装越小引脚越少，可能限制接口数量。选型时要同时看“逻辑够不够”和“引脚够不够”。
五、一个可复算的选型示例
假设需求为：单路 4K@30、10bit RGB 输入、HDMI 2.0 输出、无风扇、单板成本控制在中等区间。先算带宽：3840×2160×30×1.25（消隐）×30bit ≈ 9.3Gbps，HDMI 2.0 的 18Gbps 足够。再算行缓冲：3840×4 行×4 字节 ≈ 61KB，M20K 存储块足够。逻辑方面，若做 3×3 卷积加缩放，估算需 600～900 个 DSP 与约 80K 逻辑单元。此时 M 系列中逻辑规模在 100K 以上、收发器支持 6Gbps 以上、DSP 超过 800 的型号即可进入候选。功耗方面，若 Power Analyzer 估算动态功耗约 6W，加静态 1.5W，总功耗 7.5W，无风扇可行。成本上，M 系列中端封装通常比 F 系列低一档，满足中等成本约束。
六、需求变更时的回退策略
选型不是一次性的。当功耗或成本超标时，优先调整的顺序通常是：先降算法精度（如 10bit 降 8bit），再降帧率（60→30），最后才降分辨率。因为分辨率下降会同时影响接口、存储和逻辑，牵动面最大。若必须保分辨率，可考虑把部分算法从 FPGA 逻辑搬到硬核或外部协处理器，以换取逻辑资源与功耗的下降。