4. 算法加速设计方法学

算法加速不是把 C 代码丢给 HLS 编译器就结束，而是一套从算法结构到硬件接口的系统性设计方法。本节围绕五个相互制约的决策点展开：哪些部分留在 CPU、哪些下沉到 FPGA 逻辑；数据在加速器内部如何流动；流水线与并行度如何配置；数值格式用定点还是浮点；以及加速器与主机之间通过什么接口交换数据。这五个决策彼此耦合，任何一处选择都会改变其余四处的可行空间。

软硬件划分：先找“可并行、可流水、访存规整”的候选区

软硬件划分的目标是把算法中计算密集、控制简单、数据依赖规则的部分交给 FPGA，把控制复杂、分支多、调用频繁的部分留在 CPU。判断依据通常看三个指标：计算量占比、数据依赖距离、访存模式。以图像 3×3 卷积为例，单帧 1920×1080、每像素 9 次乘加，总运算约 1860 万次乘加；若用 CPU 逐像素处理，受限于访存带宽和指令开销，而卷积的邻域窗口天然适合行缓冲流水线，因此是典型的硬件候选。相反，自适应阈值选择、动态 ROI 判定这类依赖全局统计和分支的步骤，留在 CPU 更经济。

划分时还要考虑数据搬运成本。若一个模块在 CPU 与 FPGA 之间来回切换超过两次，接口开销往往吃掉加速收益。经验做法是把连续的数据处理链整体下沉，只在链的入口和出口各做一次搬运。

数据流与控制流分析：决定“谁驱动谁”

数据流分析关注数据在生产者和消费者之间的依赖距离与吞吐匹配。控制流分析关注条件分支、循环边界和状态机。FPGA 加速器最适合数据流驱动：一旦输入有效，各级自动推进。若算法中存在大量数据依赖的控制分支，例如“若 A>阈值则走路径 1，否则走路径 2”，硬件需要复制数据通路并用多路选择器合并，面积和时序代价都会上升。

分析时可用依赖图标注每个节点的生产速率与消费速率。若上游每周期产出 1 个样本，下游每 3 周期才能消费 1 个，就必须插入 FIFO 缓冲或调整并行度，否则流水线会频繁停顿。这个“速率匹配”是后续流水线设计的直接输入。

流水线与并行化策略：II 与展开因子

流水线的核心指标是启动间隔 II（Initiation Interval），即两次迭代之间相隔的时钟周期数。理想情况 II=1，每周期接受一个新输入。若循环体内存在跨迭代依赖，例如累加器 acc += x[i]，则 II 会被依赖距离限制。解决办法是引入多累加器做部分和，最后再合并，把依赖距离从 1 拉长到 N。

并行化有两条路径：一是循环展开，把 N 次迭代复制成 N 份并行硬件；二是数组分割，把一个大数组拆成多个小 BRAM，使多个读端口可同时访问。以 4 路展开为例，若原设计每周期处理 1 像素、时钟 200 MHz，则吞吐为 200 M 像素/s；4 路展开后理论吞吐 800 M 像素/s，但前提是内存带宽能跟上。若外部 DDR 只能提供 1.6 GB/s，而 4 路并行每周期需读取 4×3=12 字节邻域数据，则 200 MHz 下需要 2.4 GB/s，带宽成为瓶颈，此时应改用行缓冲复用邻域数据，把每像素外部读取降到 1 字节。

定点与浮点权衡：精度、面积与时序

FPGA 中浮点运算通常用 DSP 硬核或软核实现，单精度加法约需 2~3 个 DSP，乘法约需 3~4 个 DSP，且时序收敛困难。定点运算则直接映射到 DSP 的 18×19 乘法器，一个 DSP 可完成一次乘加。对于卷积、滤波、矩阵乘等算法，定点通常是首选。

定点设计的关键是确定整数位和小数位。以 Q8.8 为例，16 位中 8 位整数、8 位小数，表示范围约 ±128，分辨率 1/256≈0.0039。若输入像素为 0~255，乘加 9 次后最大中间值约 255×9=2295，超出 Q8.8 范围，因此累加器应使用更宽的 Q16.16 或 Q12.20，最后再截断回 Q8.8。判断精度是否足够，可用一组代表性输入分别跑浮点参考模型和定点模型，比较最大绝对误差与信噪比；若误差超过应用容忍度，就增加小数位或改用块浮点。

加速器接口设计：让数据搬运不成为瓶颈

Agilex 上加速器与主机之间通常采用 AXI4 接口。控制寄存器用 AXI4-Lite，数据通路用 AXI4-Stream 或 AXI4-MM。流式接口适合连续数据处理，握手信号 tvalid、tready、tlast 保证背压可控；内存映射接口适合随机访问和配置表读取。

为避免搬运成为瓶颈，常用双缓冲（ping-pong buffer）：DMA 向缓冲区 A 写入下一帧时，加速器从缓冲区 B 读取当前帧，两者并行。缓冲区大小按一帧数据量设计，例如 1920×1080 灰度帧约 2 MB，双缓冲需 4 MB 片上或外部存储。若片上 BRAM 不足，可把帧切成条带，每条带 64 行，约 123 KB，双缓冲 246 KB，更容易放入 Agilex 的 M20K 块中。

五决策的协同检查

实际项目中，五个决策需要反复迭代。一个可操作的检查顺序是：先做软硬件划分，标出候选加速区；再画数据流图，标出依赖距离和速率；据此确定流水线 II 与展开因子；然后根据数据动态范围选定点格式；最后按带宽需求设计接口与缓冲。若接口带宽算下来不够，就回到并行度或划分方案调整。这个闭环不是一次完成，而是每轮用估算数据快速筛选，避免在错误方向上投入大量实现时间。

把上述五个决策落实到 Agilex 工程中，通常先写一份估算表：算法总运算量、目标帧率、可用 DSP 与 BRAM 数量、外部带宽上限。用这些数字反推可行的并行度和定点位宽，再决定接口形式。估算阶段不必精确到每个周期，但必须保证数量级正确，否则后续 RTL 或 HLS 实现会反复返工。方法学的价值就在于用低成本的分析替代高成本的试错。