1. Agilex时序收敛全景

Agilex是Altera面向数据中心、网络与边缘计算的高端FPGA系列，采用Chiplet（芯粒）异构集成思路：核心逻辑由Fabric芯粒承担，I/O与收发器由独立芯粒承担，通过EMIB（Embedded Multi-die Interconnect Bridge）高密度桥接实现芯粒间互连。这一架构决定了时序收敛不再是"单一芯片内部"的问题，而是跨越芯粒边界、跨越多个时钟域、跨越不同工艺角（corner）的系统级问题。理解这一点，是后续所有时序分析与约束工作的前提。

从器件内部看，Agilex的时序路径大致可分为四类：一是Fabric内部寄存器到寄存器的路径，由ALM（Adaptive Logic Module）、布线资源与时钟网络共同决定；二是Fabric与收发器之间的路径，涉及收发器通道、PCS与Fabric接口；三是芯粒间路径，信号需经EMIB跨越芯粒边界，其延迟特性与单芯粒内部路径显著不同；四是I/O与外部器件之间的接口路径，受PCB走线、外部器件建立/保持时间约束。这四类路径的约束方式、分析方法和收敛手段各不相同，混为一谈是初学者最常见的误区。

时序收敛在FPGA开发流程中的位置，可以用一条主线来理解：设计输入（RTL/原理图）→ 综合（Synthesis）→ 布局布线（Place & Route）→ 静态时序分析（STA）→ 约束修正与迭代。其中STA不是"最后一步检查"，而是贯穿始终的反馈环节。综合阶段产生的网表已可做初步时序估算，布局布线后的STA才是签核（Sign-off）依据。Agilex的Quartus Prime工具链中，Timing Analyzer负责生成时序报告，Chip Planner用于查看物理布局对时序的影响，Signal Tap则用于板级调试时观察实际信号行为。

系统验证与STA的关系常被误解为"二选一"。实际上，STA回答的是"在所有工艺角、所有工作条件下，路径延迟是否满足约束"；系统验证回答的是"约束本身是否正确、设计功能是否在真实激励下正常工作"。如果约束写错了——例如时钟频率设低了、跨时钟域路径未做例外处理、I/O接口时序未按外部器件手册建模——STA报告再漂亮也没有意义。因此，本课程强调"约束先行、验证兜底"：先用STA暴露时序问题，再用系统验证确认约束的真实性。

本课程使用的工程样例基于Agilex AGF027器件，包含三个典型时钟域：核心逻辑时钟200 MHz、DDR4接口时钟（控制器用户接口266 MHz）、PCIe Gen4硬核参考时钟100 MHz。样例中已预置一组"故意留有违例"的路径，用于演示从时序报告定位问题、修改约束或RTL、重新布局布线到余量转正的完整过程。读者在后续章节中会反复看到这个样例的不同侧面：第3章将展示其时钟约束文件，第7章将分析其跨时钟域路径，第12章将演示其DDR4接口的时序收敛。

需要特别说明的是，Agilex的时序收敛与上一代Stratix/Arria有显著差异。芯粒架构引入了新的延迟模型，EMIB互连的延迟不能简单按Fabric内部布线估算；同时，HyperFlex寄存器（Hyper-Register）的引入改变了传统"寄存器到寄存器"的路径划分方式，旁路（bypass）与流水线（pipeline）两种模式对时序的影响截然不同。这些差异意味着，照搬旧器件的约束模板往往会导致过度约束或约束不足，必须结合Agilex的架构特点重新审视每一条约束。