2. Agilex器件选型与产品定义

Agilex 系列覆盖从边缘智能到数据中心加速的广泛场景，但“选对型号”并不是挑一个逻辑门数最大的器件，而是把产品需求翻译成一组可核对的硬约束：逻辑资源、DSP 块、M20K 存储块、收发器速率与数量、封装引脚、温度等级，以及由此决定的功耗与成本。选型一旦锁定，后续 PCB 层数、电源树、散热方案和 BOM 成本都会被牵动，因此这一步必须在原理图设计之前完成闭环评估。

Agilex 主要分为 F 系列（带宽与计算密度优先，面向数据中心、网络加速）和 I 系列（能效与成本优先，面向边缘、工业、嵌入式视觉），此外还有 M 系列面向高密度逻辑与存储集成。同一系列内，型号命名通常体现逻辑单元规模、收发器速率等级和封装代号。选型的第一步不是查手册，而是先明确产品定义中的三件事：接口协议与线速率、算法吞吐与并行度、环境与可靠性要求。这三者分别对应收发器、DSP/逻辑、封装与温度等级。

逻辑资源与 DSP：从算法反推容量

逻辑资源（ALM/LE）决定控制逻辑、状态机、总线互连和自定义加速逻辑的容量。DSP 块则承担乘加运算，是滤波、FFT、矩阵乘、卷积等算法的核心。评估时不要只看“总逻辑单元”，而应估算三类占用：数据通路、控制与协议栈、以及预留余量。工程经验上，原型阶段建议保留 20%～30% 的逻辑余量，DSP 保留 15%～25%，以容纳后期功能追加和时序收敛带来的额外逻辑。

以一个示例场景说明：某边缘视觉产品需要 1080p@60fps 的预处理加轻量卷积网络推理。假设每帧需完成约 2.1 亿次乘加（MAC），帧率 60fps，则算力需求约为 12.6 GMAC/s。若目标器件每个 DSP 块在目标频率下可完成 1 个 18×19 乘法，工作频率 400MHz，则单块算力约 0.4 GMAC/s，理论需要约 32 个 DSP 块；考虑流水线填充、边界处理和算法效率（按 60% 有效利用率估算），实际需约 53 个 DSP 块。此时应选择 DSP 数量在 60～80 之间的型号，而不是刚好 53 个的型号。上述数字为教学示例假设，实际应以 Quartus 综合报告和厂商数据手册为准。

M20K 存储块：带宽与容量的双重约束

M20K 是 Agilex 中容量为 20Kb 的嵌入式存储块，可配置为单口/双口 RAM、ROM、移位寄存器或 FIFO。选型时需同时评估容量和带宽：容量决定能否放下行缓冲、系数表、特征图缓存；带宽决定能否在目标频率下同时满足读写。例如行缓冲需要同时写入新行、读出旧行，若每周期需 2 次访问，则必须使用真双口模式或两块 M20K 并行。粗略估算时，可用“每周期访问次数 × 位宽 × 频率”核对总带宽是否超过 M20K 可提供的上限。若片上存储不足，则需外接 DDR，这会改变引脚、功耗和 PCB 复杂度，属于选型阶段的重大分叉。

收发器速率与通道数

收发器是 Agilex 与外部世界的高速通道，选型时必须核对三个参数：单通道最大速率、可用通道数、以及支持的协议硬核。以 100G 以太网为例，常用 4×25.78125 Gbps 方案，则器件收发器速率等级必须不低于 28.3 Gbps（含编码开销余量），且同一 bank 内可用通道数不少于 4。若产品还需 PCIe Gen4/Gen5、CXL 或 JESD204B/C，则要确认这些协议是否由硬核 IP 支持，以及硬核所在 bank 是否与所需参考时钟兼容。收发器速率不足时，只能降低线速率、增加通道绑定，或更换更高等级型号，这三种选择对 PCB 和协议栈的影响完全不同，必须在选型阶段明确。

封装与温度等级

封装决定可用引脚数、高速收发器对数量、电源引脚和散热能力。引脚数不足会导致高速对无法引出或电源去耦不充分；封装尺寸过大则可能超出产品结构限制。温度等级方面，商业级通常 0～85℃（结温），工业级 -40～100℃，车规级要求更严。工业级器件在高温下时序会降额，若产品工作在 85℃ 环境且无强制散热，必须按降额后的频率重新核算 DSP 和逻辑时序余量。选型时应把“环境温度 + 功耗估算 + 散热方式”一起代入，而不是只看器件标称温度范围。

选型评估表（可直接填写）

完成上述评估后，还应做一次交叉验证：用 Quartus 对关键模块做初步综合，确认逻辑和 DSP 占用是否与估算一致；用厂商功耗估算工具（如 Early Power Estimator）核对结温是否在所选温度等级内；用 PCB 叠层规划核对封装引脚与高速对是否可布。只有这三项都通过，选型才算真正闭环。若某一项不通过，应回到需求输入重新权衡，而不是在后期用降频或外挂器件勉强补救。