📚 课程目录第2章 Lattice FPGA器件与开发环境搭建

2. Lattice FPGA器件与开发环境搭建

要让一颗Lattice FPGA真正“跑起来”，需要打通四个环节：装对开发环境、选对器件型号、建对工程结构、写对约束并完成下载配置。本节以Lattice Nexus（如Certus-NX、CrossLink-NX）与ECP5两个系列为例，分别对应Radiant与Diamond两套工具链，走完一个LED闪烁的最小可运行工程。理解这条链路之后，后续的软核处理器与系统集成才有稳定的落地基础。

一、先分清工具链与器件的对应关系

Lattice的开发工具并非“一个工具通吃所有器件”。Radiant面向Nexus、Avant、MachXO3D等较新平台，界面与流程更现代，支持基于IP Catalog的图形化配置；Diamond则主要服务ECP5、MachXO2、iCE40等成熟器件，工程结构相对传统。选错工具会导致器件库中根本找不到目标型号，这是初学者最常见的第一个坑。

因此第一步不是急着装软件，而是先确认“器件—工具—下载器”三者的匹配：Nexus系列用Radiant，ECP5用Diamond；下载线通常使用Lattice官方HW-USBN-2B（或兼容FTDI方案），JTAG接口为标准的TCK、TMS、TDI、TDO四线加电源与地。若使用第三方下载器，需要确认其驱动能被Radiant/Diamond的Programmer识别。

二、安装Radiant或Diamond

以Radiant为例，从Lattice官网下载对应版本的安装包（如Radiant 3.x），安装时勾选目标器件库——若只做Nexus开发，可只装Certus-NX/CrossLink-NX的器件支持，减少磁盘占用。安装完成后需要申请并安装License，免费License通常绑定网卡MAC地址，通过Lattice官网生成后放入指定目录。Diamond的流程类似，但需注意Diamond对Windows版本较敏感，建议在受支持的系统上安装。

安装后建议先做一次“空工程编译”验证：新建工程、选一个目标器件、不写任何逻辑直接综合，若工具能正常跑完综合与布局布线，说明License与器件库均正常。这一步能提前排除后续“编译报错却找不到原因”的困扰。

三、工程创建与LED闪烁逻辑

在Radiant中新建工程时，需要指定工程名、路径、顶层模块名，并选择目标器件（如Certus-NX的LIFCL-40-9BG256C）。工程创建后，添加Verilog源文件。LED闪烁的核心是一个分频计数器：假设板载时钟为27 MHz，要让LED以约1 Hz闪烁，即每0.5秒翻转一次，计数值为 27_000_000 × 0.5 = 13_500_000，取整后可用24位计数器实现。

module led_blink(
    input  wire clk,      // 27 MHz 板载时钟
    input  wire rst_n,    // 低电平复位
    output reg  led       // LED 输出
);
    reg [23:0] cnt;
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            cnt <= 24'd0;
            led <= 1'b0;
        end else if (cnt == 24'd13_499_999) begin
            cnt <= 24'd0;
            led <= ~led;   // 每 0.5 s 翻转一次
        end else begin
            cnt <= cnt + 1'b1;
        end
    end
endmodule

这段代码的关键点在于：复位采用异步低有效，计数器在时钟上升沿累加，达到阈值后清零并翻转LED。若板载时钟不是27 MHz，只需按实际频率重新计算阈值即可，例如12 MHz对应6_000_000。

四、约束文件编写

约束文件把逻辑端口“绑定”到物理引脚，并指定电平标准。Radiant使用.lpf文件，Diamond使用.lpf或.pdc。以Radiant为例，典型约束如下：

ldc_set_location -site {P3} [get_ports clk]
ldc_set_location -site {R1} [get_ports rst_n]
ldc_set_location -site {T1} [get_ports led]
ldc_set_sysconfig -io_standard LVCMOS33 [get_ports {clk rst_n led}]

其中P3、R1、T1是示例引脚号，实际必须对照开发板原理图填写。若引脚号写错，综合可能通过，但下载后LED不会亮，甚至可能因驱动冲突损坏器件。电平标准也要与板载电压一致，常见为LVCMOS33（3.3 V）或LVCMOS25（2.5 V）。

五、综合、布局布线与下载

约束写好后依次执行综合（Synthesize）、映射（Map）、布局布线（Place & Route）和时序分析。若时序报告中出现setup/hold违例，需要检查时钟约束是否完整；对于LED闪烁这类低速逻辑，通常不会有时序问题。生成比特流（.bit）后，打开Programmer，选择下载线，扫描JTAG链，应能看到目标器件ID。将.bit下载到SRAM后，LED应立即开始闪烁；若希望掉电后仍能运行，则需将比特流固化到外部SPI Flash中。

判断下载是否成功的三个观察点：Programmer能识别到器件ID；下载进度条正常完成且无报错；板上LED按预期频率闪烁。若ID识别不到，优先检查JTAG接线与下载线驱动。

六、常见问题与排查思路

LED不亮时，按“电源—时钟—复位—引脚—比特流”的顺序排查：先确认板子供电与下载线连接，再用示波器或逻辑分析仪观察时钟引脚是否有波形；若时钟正常但LED不动，检查复位是否被拉低、引脚约束是否与原理图一致；若约束正确仍无输出，确认下载的是最新比特流而非旧文件。对于ECP5+Diamond，还需注意Diamond的引脚约束语法与Radiant略有差异，不能直接复制。

完成这个最小工程后，你已经掌握了Lattice FPGA从环境到下载的完整闭环。后续引入软核处理器时，工程结构、约束方式和下载流程基本沿用同一套方法，只是顶层从简单的LED逻辑扩展为包含CPU、总线和外设的SoC系统。