1. 课程导入与Lattice FPGA接口全景
在嵌入式与工业控制领域，Lattice FPGA 以低功耗、小封装、非易失配置和灵活 I/O 著称，常被用作系统里的“接口枢纽”：一端连接处理器、存储器、传感器或背板，另一端驱动 ADC/DAC、显示、电机控制或高速串行链路。本课程关注的不是 FPGA 内部逻辑设计本身，而是芯片引脚到外部器件之间的板级接口与信号完整性——也就是信号从 FPGA 焊球出发，经过封装、PCB 走线、过孔、连接器，最终到达接收端这一整条物理路径上，如何保证电平、时序和波形质量满足要求。
很多初学者把接口问题理解为“约束写对、引脚分配对就能跑”。实际工程中，功能正确但波形劣化的情况非常普遍：同一段 RTL 在实验室能工作，换一块板或提高温度后偶发误码；SPI 时钟在示波器上出现振铃和过冲；DDR 类接口在读写切换时眼图闭合。这些问题往往不是逻辑错误，而是阻抗不连续、回流路径断裂、串扰、反射、电源噪声等信号完整性问题。因此，本课程把“接口协议”和“信号完整性”放在一起讲，先建立全景认知，再逐类深入。
学习目标
- 能说清 Lattice FPGA 常见板级接口的分类维度：按方向、按电平标准、按速率、按拓扑、按同步方式。
- 理解信号完整性在 Lattice FPGA 设计中的定位：它约束的是物理层，决定接口能否在目标速率和环境下稳定工作。
- 掌握关键参数的含义与相互关系：驱动强度、压摆率、片内/片外端接、走线阻抗、传播延迟、建立/保持窗口。
- 能针对典型场景（如 SPI 配置、LVDS 视频、DDR 存储、跨板连接）判断主要风险点，并选择合理的端接与布局策略。
- 建立“先看接口类型，再定 SI 策略”的分析习惯，为后续章节的实操与排障打基础。
板级接口的分类
Lattice FPGA 的 I/O 资源通常按 Bank 组织，每个 Bank 有独立的供电电压（如 1.2V、1.5V、1.8V、2.5V、3.3V），这直接决定了该 Bank 可用的电平标准。理解接口分类，是选择端接和约束的第一步。
| 分类维度 | 典型类型 | 主要 SI 关注点 |
|---|---|---|
| 按方向 | 输入、输出、双向（如 GPIO、I²C） | 双向总线的方向切换、总线冲突、端接位置 |
| 按电平标准 | LVCMOS、LVTTL、SSTL、HSTL、LVDS、Sub-LVDS | 摆幅、共模、参考电压、端接电阻 |
| 按速率 | 低速控制（kHz~MHz）、中速并行（几十~几百 Mbps）、高速串行（Gbps 级 SerDes） | 反射、损耗、抖动、眼图 |
| 按拓扑 | 点对点、菊花链、星形、多点总线 | 分支长度、阻抗匹配、负载效应 |
| 按同步方式 | 异步、源同步（随路时钟/选通）、系统同步 | 时钟与数据的偏斜、采样窗口 |
例如，一个典型的 Lattice ECP5 或 MachXO 系列板卡上，可能同时存在：3.3V LVCMOS 的按键与 LED、1.8V 的 SPI Flash 配置接口、2.5V SSTL 的 DDR3 存储接口、以及一对 1.2V 的 LVDS 差分对用于视频传输。它们虽然都在同一颗 FPGA 上，但 SI 策略完全不同：低速 GPIO 几乎不需要端接，而 DDR3 和 LVDS 必须严格控制阻抗与端接。
信号完整性在 Lattice FPGA 设计中的定位
可以把整个接口设计分成三层来看：协议层决定“发什么、什么时候发”；逻辑层决定“用什么时序、什么编码”；物理层决定“信号以什么波形到达”。信号完整性属于物理层，它不改变协议，但决定协议能否被可靠执行。对 Lattice FPGA 而言，物理层有三个特殊之处：
- I/O 可配置性强：驱动强度、压摆率、上下拉、片内端接（如 50Ω/100Ω 差分端接）都可通过约束或原语设置，这既是优势，也意味着配置不当会直接恶化波形。
- Bank 电压分区：不同 Bank 电压不同，跨 Bank 信号需要电平转换或确认兼容性，否则会出现阈值判断错误。
- 封装与引脚密度：小封装器件引脚密集，回流路径短、参考平面完整度有限，更容易受串扰和地弹影响。
因此，在 Lattice FPGA 项目中，SI 不是“后期调试才考虑的事”，而应在引脚规划阶段就介入：先确定每个接口的电平标准与速率，再决定 Bank 分配、端接方式和走线约束。
典型应用场景与风险
下面用几个真实感较强的场景说明“接口类型—SI 风险—应对策略”的对应关系。
场景一：SPI Flash 配置接口。 这是 Lattice FPGA 上电加载配置的关键路径，通常为 1.8V 或 3.3V LVCMOS，速率在几十 MHz。风险主要是时钟线上的过冲与振铃，可能造成 Flash 误采样。应对：适当降低驱动强度、增加串联端接（如 22Ω~33Ω）、缩短走线并保证参考地完整。
场景二：LVDS 视频/相机接口。 差分对速率可达数百 Mbps 至 Gbps。风险是共模偏移、差分对间偏斜、端接缺失导致反射。应对：使用 100Ω 差分端接（片内或片外）、严格等长、避免跨分割平面。
场景三：DDR3/DDR3L 存储接口。 源同步、多比特并行，速率可达 800~1600 Mbps。风险包括数据与选通偏斜、参考电压噪声、写均衡与读训练窗口不足。应对：采用 SSTL 电平、ODT 端接、Fly-by 拓扑、严格控制走线长度与阻抗。
场景四：跨板连接器接口。 信号经过连接器与线缆，阻抗突变明显。风险是反射与串扰。应对：连接器处加端接、增加地针、降低速率或改用差分。
接口全景与信号路径示意
下图把 Lattice FPGA 的典型板级接口按“内部逻辑—I/O Bank—PCB 路径—外部器件”组织起来，并标出信号完整性关注的关键节点。它可以帮助你在拿到一块板子时，快速定位每个接口属于哪一类、风险点在哪里。
从图中可以看到，信号完整性并不是某一个孤立环节，而是贯穿“I/O 配置—PCB 路径—外部器件”的连续链条。任何一个节点处理不当，都会在最终波形上体现出来。后续章节将沿着这条链条，分别讲解电平标准与端接、走线与阻抗、串扰与回流、时序与眼图、以及具体接口（SPI、LVDS、DDR、SerDes）的设计与调试方法。
本节建立了接口分类与 SI 定位的全景框架。接下来进入具体技术细节时，建议始终带着两个问题阅读：这个接口属于哪一类？它的主要 SI 风险落在链条的哪个节点？这样能把零散知识串成可复用的工程判断力。