2. Avant架构与核心资源

Lattice Avant 平台面向中端 FPGA 市场，其架构设计围绕“在有限功耗预算内提供可预测的高性能”展开。理解 Avant 的关键，不是记住某个模块的绝对数量，而是看清五类核心资源如何协同：可编程逻辑单元（PLC）负责组合与时序逻辑，DSP 模块承担乘加密集运算，嵌入式存储器（EBR/LRAM）提供片上数据缓冲，时钟网络保证全局与区域时序收敛，I/O 资源则决定芯片与外部世界的连接能力。本节按“逻辑—运算—存储—时钟—接口”的顺序展开，并在最后给出一个资源估算的实操示例。

可编程逻辑单元结构

Avant 的可编程逻辑单元采用基于查找表（LUT）的细粒度结构。每个基本逻辑单元通常包含一个 4 输入 LUT、一个可配置触发器（FF）以及若干进位与级联通路。4 输入 LUT 可以实现任意 4 变量组合逻辑函数，触发器则支持边沿触发、使能和异步/同步复位。多个逻辑单元通过可编程互连资源连接，形成从局部到全局的多级布线层次。

与早期 FPGA 相比，Avant 的逻辑单元更强调“寄存器密度”和“进位链效率”。在实现计数器、状态机或加法器时，进位链可以绕过通用互连，直接在相邻逻辑单元间传递进位信号，从而显著降低延迟。实际工程中，若一段逻辑的 LUT 利用率超过 80%，往往意味着布线拥塞风险上升，此时应优先考虑将部分逻辑迁移到 DSP 或存储器硬核中，而不是继续堆叠 LUT。

DSP模块

Avant 的 DSP 模块是面向乘加运算的硬核资源，典型结构包含预加法器、乘法器和累加器。预加法器常用于对称 FIR 滤波器中减少乘法器数量；乘法器支持有符号/无符号运算；累加器则用于实现 MAC（乘累加）操作。DSP 模块通常支持级联，多个 DSP 可以串联形成更宽的乘法或更长的累加链，而不占用通用逻辑资源。

在工程应用中，DSP 模块的价值不仅在于速度，更在于功耗效率。以 18×18 乘法为例，用 LUT 实现需要数百个逻辑单元，而一个 DSP 硬核即可完成，且时序更稳定。因此，在滤波器、FFT、矩阵运算等场景中，应优先使用 DSP 模块。需要注意的是，DSP 模块的输入输出通常带有寄存器，合理使用这些寄存器可以改善时序，但也会增加延迟，需在流水线设计中权衡。

嵌入式存储器

Avant 提供两类嵌入式存储资源：EBR（Embedded Block RAM）和 LRAM（Large RAM）。EBR 通常为较小容量的块存储器，适合分布式缓冲、FIFO 和小型查找表；LRAM 容量更大，适合帧缓冲、大数据缓存和深度 FIFO。两者均支持多种位宽配置，例如 18 位、36 位等，并可通过级联扩展深度或宽度。

使用嵌入式存储器时，关键参数包括：存储深度、数据位宽、读写端口数量以及是否启用输出寄存器。对于需要同时读写同一地址的场景，应确认是否支持真双端口模式；若只支持简单双端口，则需在逻辑上避免读写冲突。此外，EBR/LRAM 的初始化内容可以在配置比特流中指定，适合存放系数表或固定查找表。

时钟网络与I/O资源分布

Avant 的时钟网络采用全局时钟与区域时钟相结合的结构。全局时钟网络覆盖整个芯片，适合高扇出、低偏斜的时钟信号；区域时钟网络则服务于局部区域，可降低功耗并减少全局资源占用。时钟资源通常包括时钟输入引脚、PLL、DLL 和时钟分频/切换电路。PLL 用于频率合成、相位调整和抖动过滤，是高速接口和源同步设计的基础。

I/O 资源按 Bank 组织，每个 Bank 有独立的供电电压和参考电压。Avant 的 I/O 支持多种标准，如 LVCMOS、LVDS、SSTL 等，并支持可编程驱动强度和上下拉电阻。在分配引脚时，应优先将高速差分对分配到支持相应标准的 Bank，并注意 Bank 电压与外部器件匹配。若同一 Bank 内混合使用不同电压标准，需确认兼容性，否则可能损坏器件或导致通信失败。

资源估算实操示例

假设需要实现一个 16 阶对称 FIR 滤波器，输入数据位宽 12 位，系数位宽 12 位，输出位宽 24 位，采样率 100 MSPS。按 Avant 资源估算：对称结构可将乘法器数量减半，即需要 8 个乘法器；每个乘法器可用一个 DSP 模块实现，因此 DSP 需求为 8 个。系数存储需要 8×12 位 = 96 位，可放入一个 EBR 中。输入延迟链需要 16 个 12 位寄存器，约 192 个触发器，可由 PLC 提供。累加器需要 24 位加法器，可用 DSP 内部累加器或 PLC 进位链实现。

若目标器件提供 24 个 DSP 和 10 个 EBR，则 DSP 占用约 33%，EBR 占用约 10%，逻辑资源占用较低。此时应检查时钟约束：100 MSPS 对应 10 ns 周期，DSP 内部流水线可轻松满足；但输入输出路径需确认 I/O 时序，若使用 LVDS 接口，应分配至支持 LVDS 的 Bank，并确保参考时钟通过 PLL 锁定。若时序报告显示建立时间余量为负，优先检查 DSP 输入寄存器是否启用，以及互连是否过长。

综上，Avant 的核心资源并非孤立存在：PLC 提供灵活逻辑，DSP 承担密集运算，EBR/LRAM 缓冲数据，时钟网络同步全局，I/O 连接外部。理解它们之间的数据流与约束关系，是后续进行时序约束、功耗优化和引脚规划的基础。