4. 开发环境与工具链搭建

PolarFire 器件的 PCIe 高速互连开发，本质上是一条“从工程创建到比特流下载”的完整工具链协作过程。这条链路上任何一个环节的版本错配、授权缺失或库路径错误，都会在后续综合或仿真阶段以难以定位的报错形式暴露出来。因此，本节不把工具安装当作简单的“下一步—下一步”操作，而是按工具之间的依赖关系，把环境搭建拆成三条相互衔接的支线：Libero SoC 本体与授权、SmartDesign 中的 IP 集成、以及 Synplify 综合与 ModelSim 仿真环境。

一、Libero SoC 安装与授权配置

Microchip 的 Libero SoC 是 PolarFire 全流程的主控平台，它本身并不包含综合与仿真引擎，而是通过调用外部工具完成这些步骤。安装前需要先确认三件事：操作系统版本（官方支持 Windows 10/11 64 位与主流 Linux 发行版）、磁盘空间（完整安装含器件家族数据通常需要 30 GB 以上）、以及是否需要与 Libero 版本匹配的 PolarFire 器件支持包。安装包通常以 Libero_SoC_v2023.x_Web.exe（或对应 Linux 版本）形式提供，运行后选择安装目录，建议路径中不含中文与空格，例如 D:\Microchip\Libero_2023。

安装完成后第一次启动会进入授权配置环节。Libero 使用 FlexLM 授权机制，常见有两种形态：一是节点锁定（Node-Locked）授权，绑定网卡 MAC 地址；二是浮动（Floating）授权，由 License Server 统一分发。对于个人学习或单机开发，节点锁定授权更简单。获取授权需要向 Microchip 提交主机 ID，主机 ID 可在 Libero 的 Help → About → Host ID 中查看，也可用命令行工具获取。拿到 .dat 授权文件后，通过环境变量 LM_LICENSE_FILE 或 MICROSEMI_LICENSE_FILE 指向该文件，例如：

set LM_LICENSE_FILE=D:\Microchip\license\Libero.dat
set MICROSEMI_LICENSE_FILE=D:\Microchip\license\Libero.dat

配置完成后重启 Libero，在 Help → License Information 中应能看到 PolarFire 相关特性处于 “Permanent” 或有效状态。若显示 “Cannot find license”，优先检查环境变量是否被系统级变量覆盖、授权文件中的 MAC 是否与当前网卡一致、以及主机名是否发生过变更。这一步是后续所有工作的前提，建议在安装后立即验证，而不是等到综合报错时再回头排查。

二、SmartDesign IP 集成流程

SmartDesign 是 Libero 的图形化 IP 集成环境，它把 PCIe 这类复杂子系统封装成可配置、可连线的 IP 组件。以 PolarFire PCIe 为例，典型流程是：新建 SmartDesign 画布 → 从 Catalog 中例化 PF_PCIE（PolarFire PCIe 控制器）→ 配置链路参数 → 添加时钟与复位资源 → 连接 AXI/AHB 接口 → 生成顶层 HDL。其中链路参数直接决定后续能否与主机枚举成功，关键项包括：

• Lane 宽度：x1 / x2 / x4 / x8，需与开发板物理连接和主机插槽一致；
• 链路速率：Gen1 (2.5 GT/s) 或 Gen2 (5.0 GT/s)，PolarFire 支持 Gen2；
• 参考时钟：通常为 100 MHz 差分，需确认板上晶振频率；
• BAR 配置：BAR0 常用于寄存器访问，需设定大小与类型（Memory/IO）。

配置完成后，SmartDesign 会自动生成 PF_PCIE_C0 组件及配套的时钟约束文件。此时不要急于综合，应先在 Design Flow 中执行 “Check Design Rules”，确认没有未连接的必需端口。PCIe IP 对复位顺序和时钟域有严格要求，若 pcie_reset_n 或 ref_clk 悬空，综合虽能通过，但上板后链路训练会失败。

三、Synplify 综合环境准备

Libero 默认可以调用 Synplify Pro 作为综合引擎。安装 Synplify 时要注意版本匹配：Libero 2023.x 通常要求 Synplify Pro 的特定版本（如 N-2023.03 或更高），版本不匹配会导致 Libero 无法识别综合工具。安装完成后，需要在 Libero 的 Project → Project Settings → Synthesis 中把综合工具切换为 Synplify Pro，并指定其可执行文件路径，例如 D:\Synopsys\SynplifyPro\N-2023.03\bin\synplify_pro.exe。

综合前还有一项容易被忽略的工作：为 PCIe IP 添加时序约束。SmartDesign 生成的 .sdc 文件通常只包含基本时钟定义，而 PCIe 的参考时钟、收发器时钟以及跨时钟域路径需要额外约束。一个典型的参考时钟约束示例：

create_clock -name ref_clk -period 10.0 [get_ports ref_clk_p]
set_clock_groups -asynchronous \
  -group {ref_clk} \
  -group {pcie_clk_tx}

综合完成后，在 Synplify 的日志中重点看三项：是否有未约束路径（unconstrained path）、是否有跨时钟域警告、以及资源利用率是否超出器件容量。若出现大量未约束路径，说明 SDC 未正确加载，需要回到 Libero 检查约束文件是否被加入工程。

四、ModelSim 仿真环境准备

ModelSim 用于功能仿真与门级仿真。PolarFire 的 IP 仿真需要先编译 Microchip 提供的仿真库，这些库位于 Libero 安装目录下的 simulation 文件夹中。编译方式有两种：一是通过 Libero 的 Design Flow → Simulate → Compile Simulation Libraries 自动完成；二是手动在 ModelSim 中执行 vlog / vcom 命令编译。自动方式更省事，但需要确认 ModelSim 的 modelsim.ini 中已加入编译后的库映射。

仿真环境就绪后，建议先用一个最小测试平台验证 PCIe IP 的复位与时钟是否正常，再逐步加入 TLP 收发激励。判断仿真是否成功的关键观察点包括：链路训练状态机是否从 Detect 进入 L0、ltssm_state 是否稳定、以及 TLP 发送与接收计数器是否递增。若链路始终停留在 Detect 状态，通常是参考时钟未正确驱动或复位释放顺序有误。

五、环境检查清单