3. 高速接口信号完整性基础
在 PolarFire FPGA 的高速接口设计中，信号完整性（Signal Integrity，SI）不是“仿真阶段才考虑的问题”，而是从器件选型、引脚分配、PCB 叠层、端接方式到 SerDes 配置都必须贯穿的约束。PolarFire 的收发器（Transceiver）支持从数百 Mbps 到 12.7 Gbps 级别的串行链路，同时其通用 I/O 也常用于 DDR、LVDS 等高速并行接口。速率越高，单位时间（UI）越短，任何阻抗不连续、串扰耦合或抖动都会直接压缩眼图张开度，最终表现为误码率（BER）上升甚至链路无法建立。本节围绕差分信号、阻抗匹配、反射、串扰、抖动和眼图六个核心概念，说明它们在 PolarFire 设计中的实际影响与工程处理方式。
差分信号：高速传输的基本载体
差分信号用一对互补信号（P/N）传输信息，接收端关注的是两者之差。其优势在于：共模噪声（如电源波动、地弹）在两根线上近似相同，相减后被抵消；同时差分对的电磁场相互约束，向外辐射和受外界干扰都更小。PolarFire 的 SerDes 通道、LVDS 接口以及部分高速时钟都采用差分形式。
在 PolarFire 设计中，差分信号的关键约束包括：差分阻抗（常见 100 Ω，部分标准为 85 Ω 或 90 Ω）、对内等长（P/N 长度差通常要求控制在 5 mil 以内，高速时更严）、以及差分对之间的间距。若 P/N 严重不等长，差分信号会部分退化为共模信号，既增加 EMI，又使接收端差分幅度下降。PolarFire 的 I/O 规划工具（I/O Planner）和引脚约束中，需要把差分对分配到支持相应标准的专用差分引脚对上，不能随意跨 Bank 拆分。
阻抗匹配与反射
当传输线特性阻抗 Z₀ 与源端或负载端阻抗不匹配时，信号能量会在不连续点发生反射。反射系数 Γ = (Z_L − Z₀)/(Z_L + Z₀)。以 50 Ω 单端系统为例，若负载为开路（Z_L→∞），Γ≈+1，几乎全反射；若负载短路，Γ≈−1。反射波与入射波叠加，会在波形上形成过冲、下冲、振铃和台阶，严重时在接收端产生误触发。
PolarFire 的应对手段主要有三类：一是 PCB 上控制走线阻抗（通过叠层设计和线宽/间距计算，使单端约 50 Ω、差分约 100 Ω）；二是端接匹配，如源端串联端接（靠近驱动端串 22～33 Ω）、负载端并联端接（如 50 Ω 到 VTT）或戴维南端接；三是利用 PolarFire I/O 内部可配置的驱动强度和片内端接（On-Die Termination，ODT）。例如在高速 LVDS 接收中启用内部 100 Ω 差分端接，可省去外部电阻并减少 stub。需要注意的是，端接位置必须尽量靠近不连续点，否则端接与不连续点之间的走线仍会形成反射。
串扰：相邻走线之间的耦合
串扰是相邻传输线通过互容和互感产生的耦合，分为前向串扰和后向串扰。后向串扰（近端串扰 NEXT）通常更明显，表现为受害线上的噪声脉冲。串扰大小与线间距、并行长度、信号上升时间以及参考平面完整性密切相关。在 PolarFire 高速接口中，若差分对与其它高速信号长距离并行，或参考平面被分割导致回流路径断裂，串扰会显著恶化。
工程上常用的抑制措施包括：增大线间距（如 3W 原则，即间距不小于 3 倍线宽）、减小并行长度、在敏感信号之间插入地线或地过孔、保证参考平面连续完整。对于 PolarFire 的 SerDes 通道，通常要求差分对之间保持足够间距，并避免在连接器或过孔区域出现密集并行。
抖动与眼图
抖动（Jitter）是信号边沿相对理想位置的随机或确定性偏移，分为随机抖动（RJ）和确定性抖动（DJ），常用峰峰值（pk-pk）或 RMS 表示。抖动来源包括参考时钟相位噪声、电源噪声、码间干扰（ISI）、串扰和反射等。在 PolarFire 中，参考时钟质量、PLL/CDR 配置以及均衡设置都会影响最终抖动。
眼图是把大量 UI 叠加后形成的统计图形，直观反映信号质量。眼高（Eye Height）对应电压裕量，眼宽（Eye Width）对应时间裕量，眼交叉点、抖动和噪声都会使眼图闭合。PolarFire 的收发器通常提供内部眼图监测（Eye Monitor）或通过误码率测试（PRBS）间接评估。判断链路是否可用，一般要求眼图在目标 BER（如 1e-12）下仍有足够张开度，并留有一定裕量。
在 PolarFire 设计中的实际影响与处理顺序
把上述概念落到 PolarFire 工程实践中，可以按以下顺序检查和处理。第一，在原理图与 PCB 阶段确定差分阻抗目标（如 100 Ω），并通过叠层计算线宽和间距；第二，在 PolarFire 的 I/O Planner 中正确分配差分对，避免跨 Bank 或使用不支持差分标准的引脚；第三，根据链路长度和速率决定是否启用片内端接和驱动强度调整；第四，对长距离或高损耗通道，利用 SerDes 的均衡（如 DFE、CTLE）补偿 ISI；第五，通过 PRBS 测试和眼图监测验证 BER 与眼图裕量。
需要强调的是，这些因素并非独立：反射会加剧 ISI，串扰会引入确定性抖动，抖动又会压缩眼宽。因此，实际调试中应优先解决阻抗不连续和端接问题，再处理串扰和电源噪声，最后通过均衡和时钟优化改善抖动。只有把信号完整性作为贯穿设计流程的约束，PolarFire 的高速接口才能在目标速率下稳定工作。