4. 工业通信接口基础与PolarFire I/O配置

工业现场通信接口的可靠性，往往不取决于协议栈写得多完整，而取决于最底层的电气标准、I/O Bank 供电域和 PCB 走线是否匹配现场环境。PolarFire 系列 FPGA 的 I/O 结构把这三件事绑定在一起：每个 I/O Bank 有独立的供电域，每个引脚可配置为 LVCMOS 或 LVDS 等标准，而时序约束和布线规则决定了信号能否在温度漂移、长线反射和共模干扰下仍然被正确采样。本节从电气标准出发，逐步落到 Bank 电压域划分、时序约束写法和工业现场布线要点。

一、LVCMOS 与 LVDS：两种标准，两种适用场景

LVCMOS 是单端 CMOS 电平标准，信号以地为参考，逻辑电平由供电电压决定。PolarFire 的 LVCMOS 支持 1.2V、1.5V、1.8V、2.5V、3.3V 等常见电压，输出驱动强度和转换速率（slew rate）可配置。它的优点是引脚利用率高、逻辑简单，适合板内短距离信号，例如 SPI、UART、I²C、GPIO 控制线、使能信号和状态回读。缺点是抗共模干扰能力弱，长线传输时容易受地电位差和电磁干扰影响，因此工业现场超过几十厘米的单端信号通常需要加隔离或改用差分。

LVDS 是低压差分信号标准，用一对互补信号传输，接收端只看两条线之间的电压差（典型约 350mV），共模电压范围较宽。差分结构使磁场干扰在两条线上产生近似相同的感应电压，相减后被抵消，因此 LVDS 适合较高速度、较长距离和强干扰环境，例如编码器反馈、高速 ADC 数据、板间通信和工业相机链路。PolarFire 的 LVDS 通常需要 Bank 提供 2.5V 辅助电压，并注意收发方向、终端电阻和差分对匹配。

二、I/O Bank 电压域：先划分，再分配引脚

PolarFire 的 I/O 按 Bank 分组，每个 Bank 有独立的 VDDI（I/O 供电）和 VDDI 辅助电压。同一 Bank 内不同 I/O 标准对供电有不同要求，例如 LVCMOS33 需要 3.3V，LVCMOS18 需要 1.8V，LVDS 通常需要 2.5V 辅助电压。因此，引脚分配不是先选引脚再配电压，而是先按外设电压域把信号分组，再为每组选择 Bank 和供电。

实际工程中建议按以下顺序推进：第一步，列出所有外设及其接口标准、电压和方向；第二步，把相同电压域的信号归入同一 Bank，避免同一 Bank 混用不兼容标准；第三步，检查每个 Bank 的 VDDI 供电能力、引脚数量和专用差分对位置；第四步，在 Libero 的 I/O Editor 中设置标准、驱动强度、slew rate、上下拉和施密特触发等属性；第五步，运行引脚规则检查，确认没有电压冲突、没有把差分对拆开、没有把时钟输入放到不支持的引脚上。

一个常见的教学示例是：某控制板需要 3.3V 的继电器使能、1.8V 的 SPI Flash、2.5V 的 LVDS 编码器接口。合理做法是把继电器和状态灯放在 Bank 0（3.3V），SPI 和 UART 放在 Bank 1（1.8V），编码器差分对放在 Bank 2（2.5V）。如果为了布线方便把 3.3V 和 1.8V 信号混在同一 Bank，就会遇到 VDDI 只能选一个电压、另一组信号无法正常工作的矛盾。这个例子说明：Bank 电压域是硬约束，布线便利性必须让位于电气正确性。

三、时序约束：让工具知道信号的真实节奏

时序约束的本质是把外部器件的时序要求翻译成工具能理解的输入/输出延迟。对于输入信号，需要知道外部器件从时钟沿到数据稳定的时间（Tco）和 PCB 走线延迟；对于输出信号，需要知道外部器件的建立/保持要求。PolarFire 的 Libero 使用 SDC 风格约束，典型写法如下：

create_clock -name clk_50m -period 20 [get_ports clk_50m]

# 输入：外部 ADC 在时钟沿后 6ns 输出数据，走线延迟约 0.8ns
set_input_delay -clock clk_50m -max 6.8 [get_ports adc_data*]
set_input_delay -clock clk_50m -min 4.2 [get_ports adc_data*]

# 输出：外部 DAC 要求数据在时钟沿前 3ns 稳定，走线延迟约 0.6ns
set_output_delay -clock clk_50m -max 3.6 [get_ports dac_data*]
set_output_delay -clock clk_50m -min 1.0 [get_ports dac_data*]

# 异步复位和跨时钟域路径
set_false_path -from [get_ports rst_n]
set_max_delay -datapath_only 8.0 -from [get_clocks clk_a] -to [get_clocks clk_b]

约束写完后，必须查看时序报告中的建立余量（setup slack）和保持余量（hold slack）。工业级设计通常要求在最坏温度、最坏电压和最好工艺角下仍有正余量，建议至少保留 10% 的周期裕量。如果余量为负，优先检查约束是否漏写、时钟是否被正确约束、跨时钟域是否做了同步处理，而不是直接降低时钟频率。

四、工业现场抗干扰布线要点

PCB 布线是电气标准的物理延伸。对于 LVCMOS 单端信号，关键是控制回流路径：信号线下方要有完整地平面，避免跨分割；长线串联 22Ω～33Ω 电阻可抑制反射；远离高频开关节点和电感器件。对于 LVDS 差分对，关键是等长、紧耦合和阻抗连续：差分对内部长度偏差控制在 5mil 以内，差分阻抗按 100Ω 设计，终端电阻放在接收端附近，过孔数量尽量少且成对出现。如果现场共模干扰严重，可在接收端前加共模扼流圈，或在接口处使用数字隔离器。