📚 课程目录第4章 Libero SoC工程管理与设计流程

4. Libero SoC工程管理与设计流程

Libero SoC 是 Microchip 为 PolarFire 系列 FPGA 提供的集成开发环境，它把工程管理、IP 集成、综合、布局布线、时序约束和比特流生成串成一条完整的设计链。对初学者来说，最容易出问题的往往不是某一步操作本身，而是不清楚每一步的输入输出、工具在后台做了什么，以及结果该看哪些报告来判断是否通过。本节围绕一个典型工程，把这条链路讲清楚。

一、新建工程：确定器件与设计入口

启动 Libero SoC 后，通过 Project → New Project 创建工程。向导中需要依次确定几件事：工程名称与存放路径、目标器件系列与具体型号、综合与仿真工具、HDL 语言类型。器件选择直接决定后续可用资源、时钟资源和 IP 核范围，例如选择 MPF300T 时，其逻辑单元、DSP 和 LSRAM 数量与低密度型号差异很大，选错会导致布局布线阶段资源不足。

工程创建完成后，Libero 会生成一个 .prjx 工程文件以及若干目录。典型结构如下：

MyProject/
├── MyProject.prjx        # 工程主文件
├── hdl/                  # 用户HDL源文件
├── constraint/           # 时序与物理约束(SDC/PDC)
├── component/            # 生成的IP核
├── designer/             # 综合与布局布线中间结果
└── smartdesign/          # SmartDesign顶层连接

理解这个结构很重要：源文件、约束和 IP 是输入，designer 目录下的内容是工具产生的中间与最终结果。工程管理的一个基本原则是——只手工维护输入文件，不直接修改工具生成物。

二、源文件管理与设计层次

PolarFire 工程通常采用层次化设计。顶层可以是 Verilog/VHDL 文件，也可以用 SmartDesign 图形化搭建。SmartDesign 适合把时钟管理、复位、外设 IP 和用户逻辑连接起来，它生成一个可综合的顶层封装，用户逻辑以组件形式挂接。

源文件管理要注意三点：一是文件加入工程后，其综合属性（如是否参与综合、是否为仿真文件）要正确设置；二是同一模块不要重复加入，否则综合会报重复定义；三是修改源文件后，Libero 会在流程图中把对应步骤标记为“过期”，需要重新运行。这种“脏标记”机制是工程一致性的保障，看到步骤变红就说明下游结果已不可信。

建议在工程早期就固定目录规范：HDL 放 hdl/，约束放 constraint/，IP 由工具生成到 component/。这样多人协作或版本管理时不会混乱。

三、综合、布局布线与时序约束

综合（Synthesis）把 HDL 转换为门级网表，工具是 Synplify Pro。综合报告中最需要关注的是资源占用、推断出的寄存器/存储器数量，以及是否有 latch 推断、多驱动等警告。综合通过后进入布局布线（Place & Route），工具把网表映射到 PolarFire 的具体逻辑单元、布线资源和 IO 上。

时序约束用 SDC 文件描述，核心是时钟定义和输入输出延迟。一个最基本的约束示例：

create_clock -name clk -period 10 -waveform {0 5} [get_ports clk]
set_input_delay  -clock clk 2.0 [get_ports data_in*]
set_output_delay -clock clk 3.0 [get_ports data_out*]

这里 -period 10 表示 100 MHz 时钟，-waveform {0 5} 表示上升沿在 0 ns、下降沿在 5 ns。输入延迟 2.0 ns 表示外部器件数据到达 FPGA 引脚相对时钟沿的延迟，输出延迟 3.0 ns 表示 FPGA 输出到外部器件所需的建立时间余量。这些数值必须根据实际外部器件手册填写，不能随意假设。

布局布线完成后，工具生成时序报告。判断是否达标的关键指标是建立时间（Setup）和保持时间（Hold）的 Slack：Slack 为正表示满足，为负表示违例。若 Setup 违例，通常需要优化组合逻辑深度、增加流水级或降低时钟频率；若 Hold 违例，则可能需要调整时钟树或插入延迟。

四、比特流生成与结果判读

时序达标后即可生成比特流。Libero 会输出用于编程的文件，常见的是 .spi（用于 SPI Flash 配置）和 .stp（用于 JTAG 直接下载）。生成前工具会做最终检查，包括 IO 分配冲突、未约束时钟、未连接端口等。

一个实用的判断顺序是：先看综合报告有无严重警告，再看布局布线是否成功，然后看时序报告 Slack 是否全为正，最后确认比特流生成无错误。任何一步失败，都不要跳过直接生成比特流，否则得到的编程文件可能功能异常。

时序约束不是“填了就行”。如果 SDC 中只定义了时钟却没有约束输入输出延迟，工具会按默认值分析，实际板级可能仍然违例。约束必须与外部器件的时序参数一致。

五、工程管理要点回顾

阶段	关键输入	主要输出	判断依据
新建工程	器件型号、HDL语言	.prjx 工程结构	器件资源满足设计规模
源文件管理	HDL、SmartDesign	可综合的层次化设计	无重复定义、无遗漏文件
综合	HDL + IP	门级网表	资源占用合理、无严重警告
布局布线	网表 + PDC	物理实现结果	布线成功、IO 分配正确
时序约束	SDC 文件	时序报告	Setup/Hold Slack ≥ 0
比特流生成	布局布线结果	.spi / .stp	无错误、可下载运行

把这条链路理解成“输入—处理—输出—判断”的闭环，就能在遇到问题时快速定位是哪一环出了偏差。例如综合通过但布局布线失败，多半是资源或 IO 约束问题；布局布线成功但时序违例，则要回到 SDC 和逻辑结构上找原因。掌握这个判断逻辑，比记住每个按钮的位置更有价值。