3. 传输线理论与Zynq PCB走线建模

在Zynq-7000或Zynq UltraScale+的板级设计中，只要信号边沿足够快、走线足够长，PCB走线就不再是“理想导线”，而必须按传输线处理。判断是否需要传输线模型，常用经验判据是：当走线传播延迟大于信号上升沿的1/6时，反射和振铃就会明显影响眼图。以DDR3/DDR4、千兆以太网RGMII/SGMII、USB 2.0/3.0、PCIe、MIPI等接口为例，边沿常在100～300 ps量级，几厘米走线就足以进入传输线范畴。

特征阻抗：几何与材料共同决定

特征阻抗Z₀描述的是传输线上电压波与电流波之比，由单位长度电感L和电容C决定：Z₀=√(L/C)。对PCB而言，它由走线宽度W、介质厚度H、铜厚T以及介电常数Dk共同决定。Zynq常见单端接口（如DDR3的DQ、地址、控制线）通常要求50 Ω，差分对（如USB、PCIe、SGMII）要求90 Ω或100 Ω差分阻抗。设计时不能只凭经验给线宽，而应结合叠层参数用场求解器或阻抗计算工具反推。

以某6层Zynq板为例，若表层微带线介质厚度H=0.1 mm、Dk=4.2、铜厚1 oz，则50 Ω单端线宽约0.18～0.20 mm；若改为内层带状线，上下介质总厚度约0.2 mm，同样50 Ω线宽会收窄到约0.12～0.14 mm。这说明同一阻抗目标下，微带与带状线的几何差异很大，不能直接套用同一线宽。

传播延迟与等效长度

传播延迟t_pd由介质决定，近似为t_pd=√(Dk)/c，其中c为光速。对FR-4类材料Dk≈4.2，t_pd≈6.5 ps/mm；若用低损耗材料Dk≈3.5，则约5.9 ps/mm。Zynq的DDR3接口若走线长度差控制在±2 mm内，对应延迟差约13 ps，通常可满足时序余量。但若走线穿越不同层，微带与带状线的有效Dk不同，延迟也会变化，因此长度匹配必须结合层别统一计算。

反射系数：阻抗不连续的直接后果

反射系数Γ=(Z_L−Z₀)/(Z_L+Z₀)。当负载开路（Z_L→∞）时Γ=+1，全反射且电压加倍；短路时Γ=−1，电压为零；匹配时Γ=0。Zynq的DDR3 DQ线若在过孔处出现阻抗突变，例如从50 Ω变为65 Ω，则Γ≈0.13，约13%的能量被反射，表现为过冲和振铃。实际设计中，过孔残桩、连接器、封装引脚都是常见的阻抗不连续点，需要通过背钻、优化焊盘或端接来抑制。

微带线与带状线在Zynq高速接口中的选择

微带线位于表层，只有一侧参考地，制造简单、便于调试和探测，但辐射较大、有效Dk略低，且容易受表面污染和阻焊影响。带状线夹在两层地之间，屏蔽好、损耗低、阻抗稳定，适合DDR3/DDR4地址控制线、PCIe差分对等对噪声敏感的总线。Zynq的DDR3接口通常建议：DQ/DQS走内层带状线，地址和控制线可走微带线但需包地；差分对如USB、SGMII、PCIe则优先走带状线并保持层间对称。

实际叠层设计时，应把高速信号安排在紧邻完整地平面的层，避免跨分割。例如某Zynq板采用“信号-地-信号-信号-地-信号”六层结构，将DDR3 DQ放在第3层带状线，参考第2层地；PCIe差分对放在第5层带状线，参考第4层地。这样既保证阻抗连续，又减少过孔换层带来的残桩效应。

建模与验证要点

在Cadence Allegro或Mentor HyperLynx中建模时，需要输入叠层厚度、Dk、铜厚、线宽和间距，提取Z₀与t_pd。若仿真显示Γ>0.1，应检查过孔、焊盘和连接器处的阻抗突变。端接策略上，DDR3常用源端串联22～33 Ω电阻，使驱动阻抗与传输线匹配；PCIe则依赖接收端均衡和AC耦合电容，不额外加端接。最终通过TDR测试或眼图扫描验证：若过冲小于10%、眼高余量大于20%，则说明传输线模型和端接选择合理。