4. GTY/GTYP收发器物理层结构
在 Versal 器件中，GTY（用于 GTY 四通道）与 GTYP（用于 GTYP 四通道）是两类高速串行收发器硬核，二者在物理层结构上高度一致，主要差异体现在支持的线速率范围、均衡能力与部分协议硬核资源上。理解其物理层结构，是后续做通道绑定、协议选型与板级时钟设计的基础。本节从 PMA、PCS、时钟架构、参考时钟输入四个层面展开，并落到板级时钟方案的设计方法。
一、PMA：模拟前端与串并转换
PMA（Physical Medium Attachment）是收发器最靠近引脚的部分，负责模拟信号处理与高速串并转换。发送方向，PMA 包含并串转换器（Serializer）、发送均衡（TX Equalizer，通常为前馈均衡 FFE 与去加重）、驱动级（Driver）以及可选的 TX 终端与共模调整。接收方向，PMA 包含连续时间线性均衡（CTLE）、可变增益放大器（VGA）、判决反馈均衡（DFE）、采样器（Sampler）、时钟数据恢复（CDR）以及串并转换器（Deserializer）。
以 GTYP 为例，其 PMA 支持的最高线速率与器件速度等级相关，常见范围从 1.25 Gb/s 到 32.75 Gb/s（具体以器件数据手册为准）。发送端 FFE 通常提供多个抽头，用于补偿信道高频损耗；接收端 CTLE 提供可编程的高频增益，DFE 则通过反馈消除后游码间干扰。这些均衡参数在协议初始化阶段由链路训练或软件配置写入，是链路能否在目标误码率下闭合的关键。
PMA 还包含接收信号检测（Signal Detect）、终端电阻校准（RTERM Calibration）以及内部环回路径。环回分为近端环回（Near-End Loopback，PMA 内部）与远端环回（Far-End Loopback，经 PCS 回环），是板级调试中定位问题在 PMA 还是 PCS 的重要手段。
二、PCS：数字逻辑与协议适配
PCS（Physical Coding Sublayer）位于 PMA 与用户逻辑之间，承担编码、解码、通道绑定、弹性缓冲与时钟校正等功能。典型模块包括：8B/10B 或 64B/66B 编解码器、扰码器/解扰器、通道绑定（Channel Bonding）、弹性缓冲（Elastic Buffer）、接收状态机与块同步（Block Lock）。
对于需要多通道对齐的应用（如 PCIe、JESD204B/C、Interlaken），PCS 的通道绑定与弹性缓冲决定了通道间偏斜（Skew）能否被吸收。弹性缓冲的深度通常以 UI 或字节为单位，写入时钟来自恢复时钟，读出时钟来自本地时钟，二者频率偏差由缓冲深度吸收。若偏斜超过缓冲深度，会出现溢出或下溢，表现为链路误码或失锁。
PCS 还提供 PRBS 图案生成与检查、误码计数、极性反转、TX/RX 极性控制等调试功能。在板级调试中，常用 PRBS31 或 PRBS15 图案配合误码仪或内部误码计数器评估信道质量。
三、时钟架构与参考时钟输入
GTY/GTYP 的时钟架构可分为参考时钟路径、PLL 路径与用户时钟路径。每个 Quad 通常有多个参考时钟输入引脚（如 MGTREFCLK0/1），经 IBUFDS_GTE 差分缓冲后送入 CPLL 或 QPLL。CPLL 为每通道独立 PLL，适合单通道或低偏斜场景；QPLL 为 Quad 内共享 PLL，适合多通道绑定与高速率场景。QPLL 又分为 QPLL0 与 QPLL1，分别覆盖不同频率范围，选择时需根据线速率与参考时钟频率计算。
参考时钟输入要求差分、低抖动，通常为 100 MHz 或 125 MHz 的 LVDS/LVPECL 时钟。参考时钟的抖动直接影响 CDR 与 PLL 的输出抖动，进而影响误码率。板级设计中，参考时钟应远离高速串行差分对，避免耦合噪声；同时需注意参考时钟的走线阻抗、端接与回流路径。
用户时钟方面，TXUSRCLK/TXUSRCLK2 与 RXUSRCLK/RXUSRCLK2 分别驱动发送与接收用户逻辑。TXUSRCLK2 的频率与数据位宽相关，RXUSRCLK2 则由恢复时钟分频得到。当使用弹性缓冲时，RXUSRCLK2 与 TXUSRCLK2 可能来自不同时钟域，需通过缓冲吸收频差。
四、板级时钟方案设计
板级时钟方案的核心是：为每个 GTY/GTYP Quad 提供满足协议要求的参考时钟，并保证时钟质量与走线完整性。设计流程可归纳为以下几步。
第一步，确定线速率与参考时钟频率。根据协议（如 PCIe Gen4 为 16 GT/s，JESD204B 常见 12.5 Gb/s）确定线速率，再根据收发器 PLL 的分频/倍频关系选择参考时钟。例如，线速率 16 Gb/s、参考时钟 100 MHz 时，QPLL 的反馈分频比需满足 VCO 频率范围。通常建议参考时钟频率与线速率成整数或半整数关系，以降低抖动敏感度。
第二步，选择 CPLL 或 QPLL。单通道或通道间偏斜要求不严时可用 CPLL；多通道绑定（如 PCIe x4/x8）必须使用 QPLL，以保证各通道共享同一 PLL 输出，减少通道间偏斜。QPLL0 与 QPLL1 的频率范围不同，需根据线速率选择。
第三步，分配参考时钟源。一个 Quad 内多个通道可共享同一参考时钟，也可使用不同参考时钟。若同一 Quad 内通道用于不同协议，需分别提供参考时钟。参考时钟源应使用专用时钟芯片（如 SI5332、LMK 系列），并确保输出抖动满足协议规范（如 PCIe Gen4 要求参考时钟 RMS 抖动小于 1 ps）。
第四步，PCB 走线设计。参考时钟差分对应按 100 Ω 差分阻抗走线，等长误差控制在 5 mil 以内；远离高速串行差分对，间距至少 3 倍线宽；避免跨分割，回流路径完整；端接电阻靠近接收端放置。若参考时钟来自外部时钟芯片，应尽量缩短走线长度，减少过孔数量。
第五步，上电与初始化验证。上电后，通过读取 PLL 锁定状态寄存器确认 CPLL/QPLL 是否锁定；通过 PRBS 误码计数器评估链路质量；若误码率偏高，可调整 TX FFE 抽头、CTLE 增益与 DFE 参数，或检查参考时钟抖动与走线完整性。
综上，GTY/GTYP 物理层可理解为“PMA 模拟前端 + PCS 数字逻辑 + PLL 时钟架构 + 参考时钟输入”四层结构。板级时钟方案设计需从线速率出发，依次确定参考时钟频率、PLL 类型、时钟源分配与 PCB 走线，最后通过锁定状态与误码计数验证链路是否闭合。掌握这一结构，才能在后续协议调试与信号完整性优化中快速定位问题所在。