📚 课程目录第3章 Versal时钟架构与约束建模

3. Versal时钟架构与约束建模

Versal的时钟体系与7系列、UltraScale+有本质差异：它不再只有“全局时钟缓冲+区域时钟”这一层结构，而是由时钟根（Clock Root）、时钟路由网络（Clock Routing）和可编程时钟缓冲资源共同构成一个分层、可动态重构的时钟树。时序收敛的第一步，不是急着写约束，而是先弄清时钟从哪来、经过哪些资源、最终以什么频率和相位到达寄存器。约束写错，往往不是语法问题，而是对时钟路径的建模与物理实现不一致。

一、时钟根与时钟路由

在Versal中，时钟根是时钟网络的入口点，通常来自以下几类源：外部时钟引脚（如CLK_IN）、GT收发器恢复时钟、MMCM/PLL输出、以及NoC或AI Engine的时钟输出。每个时钟根会驱动一片时钟路由区域，路由资源以行列网格形式分布，跨区域连接需要经过时钟路由开关。这意味着：一个时钟从根到目标寄存器的路径，可能经过多个路由段，每段都有独立的延迟和偏斜特性。

与UltraScale+类似，Versal的时钟缓冲资源分为全局和区域两类，但命名和功能有所扩展。常见的资源包括：

BUFGCE：带时钟使能（CE）的全局缓冲，CE为高时输出时钟，为低时输出恒定电平。适合需要动态开关时钟的低功耗场景。
BUFGCE_DIV：带使能和整数分频的全局缓冲，分频比可配置为1~8。它内部包含一个分频计数器，输出频率为输入频率除以DIV值。注意：分频后的时钟与输入时钟同源，但相位关系取决于分频比和复位状态。
BUFG_GT：专用于GT收发器时钟的全局缓冲，支持动态切换和分频。
区域时钟缓冲（BUFCE_LEAF等）：驱动局部区域，减少全局网络的功耗和拥塞。

理解这些资源的关键在于：BUFGCE_DIV的分频输出必须用create_generated_clock建模，而不能简单用create_clock再写一个不同频率的时钟。否则时序引擎会认为两个时钟无关，导致跨时钟域路径被错误分析或漏分析。

二、create_clock 与 create_generated_clock 的编写方法

create_clock用于定义时钟根。对于外部输入时钟，典型写法是：

create_clock -name sys_clk -period 5.000 [get_ports CLK_IN]
create_clock -name sys_clk -period 5.000 -waveform {0 2.5} [get_ports CLK_IN]

第一行定义了一个5ns周期（200MHz）的时钟，默认占空比50%。第二行显式指定了上升沿在0ns、下降沿在2.5ns。对于差分输入，应使用get_ports获取P端，N端由工具自动关联。如果时钟经过IBUFDS等输入缓冲，create_clock应作用在缓冲之前的端口上，而不是缓冲之后的网络。

create_generated_clock用于描述由片上资源生成的时钟，最典型的就是BUFGCE_DIV的分频输出。假设输入时钟sys_clk为200MHz，经过BUFGCE_DIV二分频后输出100MHz：

create_generated_clock -name div_clk \
  -source [get_pins u_bufgce_div/I] \
  -divide_by 2 \
  [get_pins u_bufgce_div/O]

这里-source指向分频器的输入引脚，-divide_by 2表示二分频，目标引脚是输出。工具会自动推导出输出时钟的周期为10ns，并与源时钟保持同源关系。如果分频比不是整数，或者需要指定相位偏移，可以用-edges或-waveform精确描述。例如三分频且占空比非50%时：

create_generated_clock -name div3_clk \
  -source [get_pins u_bufgce_div/I] \
  -edges {1 3 5} \
  [get_pins u_bufgce_div/O]

-edges {1 3 5}表示输出时钟的上升沿对应源时钟的第1、3、5个边沿，下降沿对应第3个边沿，从而得到三分频且占空比约为33%的波形。这种写法在需要精确控制相位时非常有用。

关键原则：只要时钟经过了BUFGCE_DIV、MMCM、PLL等具有分频/倍频/移相功能的资源，就必须用create_generated_clock建模，不能再用create_clock。否则工具会认为源时钟和目标时钟无关，跨时钟域路径会被当作异步路径处理，导致真实的建立/保持违例被掩盖。

三、时钟组约束的编写方法

当时钟域之间确实异步，或者虽然同源但设计上保证不会同时有效时，需要用set_clock_groups告诉时序引擎不要分析这些跨域路径。Versal中常见的场景包括：

不同外部晶振驱动的时钟域之间，彼此异步。
同一时钟源经过不同BUFGCE分支，但设计上通过握手或FIFO隔离，不需要时序分析。
动态重构时，某些时钟在特定模式下不活跃，可以用-logically_exclusive或-physically_exclusive声明互斥。

典型写法：

set_clock_groups -asynchronous \
  -group {sys_clk} \
  -group {div_clk} \
  -group {gt_rx_clk}

这表示sys_clk、div_clk、gt_rx_clk三个时钟组之间都是异步关系，组内时钟仍然正常分析。如果两个时钟在物理上不可能同时存在（例如同一个BUFGCE的两个输入源），应使用-physically_exclusive；如果逻辑上互斥但物理上可能同时存在，使用-logically_exclusive。注意：-asynchronous会完全关闭跨组路径的时序分析，包括建立和保持，因此必须确认跨域路径确实有正确的同步机制（如两级触发器同步器或异步FIFO），否则会引入亚稳态风险。

常见错误：把同源但经过不同分频的时钟用set_clock_groups隔离。例如sys_clk和div_clk同源，但设计上确实需要跨域传输，此时应该用create_generated_clock正确建模，让工具分析跨域路径的建立/保持关系，而不是简单隔离。隔离只适用于真正异步或互斥的时钟域。

四、约束建模的检查与验证

写完约束后，不能只看语法通过就结束。建议按以下顺序检查：

用report_clocks确认所有时钟都被正确定义，周期、波形、源引脚与预期一致。
用report_clock_networks查看时钟从根到目标的路径，确认BUFGCE_DIV等资源被正确识别为生成时钟。
用report_timing_summary检查跨时钟域路径是否被正确分析或隔离。如果发现大量路径被标记为“异步”，需要确认这些路径是否真的异步。
对BUFGCE_DIV的分频输出，用report_timing -from [get_clocks div_clk] -to [get_clocks div_clk]确认组内时序正常分析。

一个实用的检查清单如下表所示，可在每次修改时钟约束后逐项核对：

检查项	命令/方法	预期结果
时钟根定义完整	report_clocks	所有输入时钟均有create_clock
生成时钟正确建模	report_clocks -generated	BUFGCE_DIV/MMCM输出有对应generated clock
时钟组隔离合理	report_clock_groups	仅真正异步/互斥的时钟被隔离
跨域路径有同步	report_cdc	异步跨域路径均有同步器或FIFO
组内时序正常分析	report_timing_summary	同源时钟域内路径有setup/hold分析

最后强调一点：Versal的时钟路由网络比前代更复杂，跨区域时钟路径的延迟和偏斜可能显著影响时序。在约束建模时，除了频率和相位，还应关注时钟路径的物理分布。如果发现某个时钟域内大量路径时序紧张，而时钟偏斜报告显示路由延迟较大，可能需要调整时钟缓冲的布局或改用区域时钟资源。约束是时序收敛的起点，但最终收敛还需要结合实现结果反复迭代。