4. PCIe物理层电气规范
PCIe物理层电气规范是高速链路设计中最具约束力的底层规则，它直接决定了信号能否在接收端被正确恢复。与协议层的链路训练状态机（LTSSM）或事务层的数据包格式不同，电气规范关注的是差分信号对上的电压、时序和噪声行为。本章将围绕四个核心维度展开：差分信号与电压摆幅的定义、眼图模板的构建与判读、抖动与噪声的分解与预算方法，以及这些规范在仿真和实测中的落地应用。理解这些内容，是进行PCIe链路均衡设计和信号完整性仿真的前提。
上图展示了PCIe物理层电气规范的核心要素及其在链路预算中的相互关系。发送端的电压摆幅和均衡设置、通道的损耗与串扰、接收端的眼图模板与抖动容限，三者共同构成了一个完整的信号完整性闭环。在实际工程中，我们通常从接收端的眼图模板出发，反向推导对发送端和通道的指标要求。
4.1 差分信号与电压摆幅规范
核心原理：PCIe物理层采用差分信号传输，由D+和D-两根线组成一对差分对。差分信号的优势在于其共模抑制能力——外部噪声和地弹对两根线的干扰是共模的，在接收端通过差分放大器相减后会被抵消。电压摆幅（Voltage Swing）定义为差分信号在逻辑“0”和逻辑“1”之间的电压差，通常用峰峰值（Vpp）表示。PCIe规范定义了多个电压摆幅档位，以适应不同功耗和信号完整性需求。
| PCIe版本 | 摆幅档位 | 差分峰峰值 (Vpp) | 典型应用场景 |
|---|---|---|---|
| Gen1/2 | Full Swing | 800-1200 mV | 标准主板走线，短距离连接 |
| Gen1/2 | Reduced Swing | 400-600 mV | 低功耗移动设备，短通道 |
| Gen3/4 | Full Swing | 800-1200 mV | 服务器/桌面平台，中长距离 |
| Gen3/4 | Reduced Swing | 400-700 mV | 低功耗模式，芯片间互连 |
| Gen5 | Full Swing | 800-1200 mV | 高性能计算，需配合均衡器 |
判断方法：在仿真或实测中，我们通过差分探针测量TX引脚处的电压波形。关键指标包括：差分峰峰值电压（Vdiff_pp）、电压范围（相对于GND）、上升/下降时间（20%-80%）。PCIe规范要求TX摆幅必须在指定范围内，且上升/下降时间不能过快（否则产生过多高频分量）也不能过慢（否则码间干扰严重）。
4.2 眼图模板与接收端判定
核心原理：眼图是高速信号质量最直观的呈现方式。将接收端恢复的比特流按UI（Unit Interval，单位间隔）对齐叠加，形成眼图。眼图模板（Eye Mask）是规范中定义的一个“禁区”，眼图信号必须避开该区域才能保证接收端正确采样。模板通常由电压阈值（Vmin）和时间阈值（Tmin）定义，形成一个六边形或矩形区域。PCIe Gen3/4/5的眼图模板在电压和时序维度上逐代收紧。
判断方法：在仿真中，我们使用统计眼图（Statistical Eye）或瞬态眼图（Transient Eye）来评估。统计眼图基于通道脉冲响应和发送端抖动模型，计算速度快，适合参数扫描；瞬态眼图基于PRBS码流仿真，更接近实际工作状态，但耗时较长。判定标准是：眼图模板区域内不能有任何信号轨迹穿越，且眼图高度（Eye Height）和眼图宽度（Eye Width）必须大于模板要求的最小值。
// 眼图模板参数示例 (PCIe Gen3, 8 GT/s)
UI = 125 ps
Vmin = 50 mV (差分)
Tmin = 0.3 * UI = 37.5 ps
模板中心位于眼图几何中心案例拆解：某服务器主板PCIe Gen3 x16链路，在仿真中发现接收端眼图高度仅为45mV，低于模板要求的50mV。初步判断为通道插入损耗过大（在4GHz处达到-18dB，超过规范建议的-15dB）。进一步分析发现，问题出在连接器附近的过孔stub过长（约12mil），导致谐振点落在基频附近。解决方案：将过孔stub背钻至8mil，并在连接器两侧增加接地过孔以改善回流路径。修改后，眼图高度提升至68mV，裕量达到36%。
4.3 抖动与噪声预算
核心原理：抖动（Jitter）是信号边沿偏离理想位置的时序偏差，噪声（Noise）是信号幅度上的扰动。两者共同消耗了接收端的“预算”，即眼图的水平和垂直开度。抖动分为确定性抖动（DJ）和随机抖动（RJ）。DJ由串扰、阻抗不连续、电源噪声等确定性因素引起，有界且可预测；RJ由热噪声、散粒噪声等随机因素引起，服从高斯分布，无界但概率极低。PCIe规范通常用总抖动（TJ）来描述，TJ = DJ + α × RJ，其中α取决于误码率要求（如BER=1e-12时，α≈14）。
判断方法：抖动预算的分配遵循“从总预算中扣除”的原则。以PCIe Gen4为例，UI为125ps，接收端总抖动容限（JTOL）约为0.6 UI（75ps）。其中，发送端抖动预算约0.3 UI，通道串扰和ISI预算约0.2 UI，接收端自身抖动预算约0.1 UI。在仿真中，我们通过眼图张开度来反推抖动预算是否超标。若眼图宽度不足，需要检查是DJ主导还是RJ主导——DJ通常表现为眼图左右边缘的“双线”或“多线”现象，RJ则表现为边缘的“雾化”模糊。
| 抖动类型 | 来源 | 特征 | 抑制手段 |
|---|---|---|---|
| 随机抖动 (RJ) | 热噪声、散粒噪声 | 高斯分布，无界 | 降低温度、提高信号摆幅 |
| 周期性抖动 (PJ) | 开关电源纹波、时钟耦合 | 固定频率，频谱尖峰 | 改善电源滤波、优化布局 |
| 码间干扰 (ISI) | 通道损耗、反射 | 与数据码型相关 | 均衡器、改善通道阻抗 |
| 串扰抖动 | 相邻信号耦合 | 与攻击信号相关 | 增加间距、屏蔽、优化布线 |
实战场景：某GPU加速卡在PCIe Gen4链路测试中，接收端眼图宽度仅达到0.45 UI，低于0.5 UI的规范要求。通过频谱分析发现，抖动能量集中在100MHz附近，与板上DC-DC转换器的开关频率一致。进一步检查发现，该DC-DC的电感靠近PCIe差分对走线，磁场耦合引入了周期性抖动。处理措施：将电感旋转90度并增加屏蔽罩，同时在差分对走线两侧增加接地保护线。整改后，抖动能量下降约60%，眼图宽度恢复至0.58 UI。