2. 信号完整性基础
在高速SerDes链路仿真中，信号完整性（Signal Integrity, SI）问题的本质是电磁波在互连介质中传播时，由于非理想效应导致的信号畸变。与低频电路不同，当信号边沿速率（Tr/Tf）足够快时，PCB走线、过孔、连接器、封装引线等互连结构不再表现为简单的电气短路或集总参数元件，而必须视为具有分布参数的传输线。本章将围绕传输线理论、阻抗匹配、反射、串扰、损耗、眼图与抖动这七大核心概念展开，为后续HFSS建模与仿真建立理论基础。理解这些概念之间的因果链条——阻抗不连续导致反射，反射叠加形成振铃，损耗与串扰劣化噪声预算，最终共同表现为眼图闭合与抖动增加——是进行有效仿真的前提。
2.1 传输线理论：从集总参数到分布参数
核心原理
当信号的电气尺寸（即信号上升沿对应的空间长度）与互连物理长度可比时，互连必须视为传输线。工程上常用经验判据：若走线长度 L 大于信号上升沿空间长度的 1/6（即 L > Tr × v / 6，其中 v 为传播速度），则应按传输线处理。对于 1ns 上升沿、FR4 介质（εr≈4.2）的 PCB 走线，该临界长度约为 2.4cm。SerDes 信号速率通常为 1Gbps~112Gbps，上升沿可达 10ps 量级，因此几乎所有板级互连都必须按传输线建模。
传输线的两个关键参数是特征阻抗 Z₀ 和传播延迟 Td。对于无耗传输线：
Z₀ = √(L₀/C₀) （L₀：单位长度电感，C₀：单位长度电容）
Td = √(L₀ × C₀) （单位长度延迟）在 HFSS 中，通过求解给定截面结构的电磁场分布，可以精确提取 Z₀、Td 以及损耗参数。对于差分信号，还需关注差分阻抗 Z_diff 和共模阻抗 Z_comm，SerDes 通常要求 100Ω 差分阻抗。
判断方法
- 临界长度判断：计算 L_crit = Tr × v / 6，若走线长度超过该值，必须按传输线设计。
- 阻抗控制：单端走线 50Ω，差分走线 100Ω（±10% 容差）。
- 传播速度：v = c / √εeff，其中 εeff 为有效介电常数，微带线约 3.0~3.5，带状线约 4.2~4.5。
案例拆解：微带线与带状线的阻抗差异
某 10Gbps SerDes 通道设计中，工程师最初选用表层微带线结构（线宽 5mil，介质高度 4mil，εr=4.2），HFSS 仿真提取 Z₀=52.3Ω，满足 50Ω±10% 要求。但后续改为内层带状线结构（上下介质各 4mil），相同线宽下 Z₀ 降至 42.8Ω，超出容差。原因在于带状线两侧均有参考平面，单位长度电容增大，导致阻抗下降。最终通过将线宽调整为 4.2mil 恢复 50Ω 目标。此案例说明：阻抗不仅取决于线宽，还与参考平面距离、介质厚度、铜箔厚度、阻焊层等密切相关，必须通过场求解器精确提取。
2.2 阻抗匹配与反射
核心原理
当传输线特征阻抗 Z₀ 与源端阻抗 Zs 或负载端阻抗 ZL 不一致时，入射波会在不连续处产生反射。反射系数定义为：
Γ = (ZL - Z₀) / (ZL + Z₀)反射波与入射波叠加，导致信号过冲（Overshoot）、下冲（Undershoot）和振铃（Ringing）。在 SerDes 链路中，反射是造成眼图闭合和抖动增加的主要因素之一。源端串联匹配（Rs + Z₀ ≈ Zs）和终端并联匹配（Rt ∥ Z₀ ≈ ZL）是两种基本策略。对于高速差分信号，通常采用 100Ω 差分终端电阻，或利用接收端片内校准（CTLE/DFE）来补偿残余反射。
判断方法
| 匹配方式 | 拓扑 | 适用场景 | 优缺点 |
|---|---|---|---|
| 源端串联 | Rs 串接在驱动输出端 | 点对点短距离 | 功耗低，但只能吸收一次反射 |
| 终端并联 | Rt 并联在接收端 | 长距离、多点负载 | 匹配效果好，但直流功耗大 |
| AC 终端 | 串联电容 + 并联电阻 | 低功耗差分对 | 阻断直流，但引入低频截止 |
| 片内校准 | RX 端 CTLE/DFE | 高速 SerDes | 自适应补偿，但增加芯片复杂度 |
案例拆解：过孔阻抗不连续导致的反射
某 25Gbps 背板通道中，信号从表层走线通过过孔换层至内层。HFSS 仿真显示，过孔处阻抗从 50Ω 降至 38Ω（残桩 8mil），反射系数 Γ=(38-50)/(38+50)=-0.136。该反射在时域反射计（TDR）曲线上表现为明显的阻抗凹陷，对应眼图过冲达 18%。优化措施包括：① 将过孔残桩背钻至 4mil 以内；② 优化过孔反焊盘直径从 28mil 增至 36mil；③ 在过孔两侧添加回流地过孔。优化后阻抗凹陷降至 46Ω，眼图过冲降至 6%，误码率从 1e-8 改善至 1e-12 以下。
2.3 串扰：近端与远端耦合
核心原理
串扰是相邻信号线之间的电磁耦合现象，分为近端串扰（NEXT，回向耦合）和远端串扰（FEXT，前向耦合）。耦合机制包括容性耦合（通过互容 Cm）和感性耦合（通过互感 Lm）。对于微带线，FEXT 通常大于 NEXT；对于带状线，由于上下参考平面屏蔽，FEXT 较小。串扰的幅度与线间距、耦合长度、信号边沿速率密切相关。
在 HFSS 中，可以通过 S 参数表征串扰：NEXT 对应 S31（近端），FEXT 对应 S41（远端）。对于差分对，还需关注差分到差分的串扰（SDD21）和差分到共模的转换（SCC21）。
判断方法
- 3W 原则：线间距 ≥ 3 倍线宽时，串扰可降至 -40dB 以下（经验值）。
- 仿真验证：在 HFSS 中建立双线耦合模型，扫描线间距，提取 S31/S41 曲线。
- 时域检查：在受害线上观察攻击线翻转时产生的噪声脉冲幅度。
案例拆解：DDR 总线与 SerDes 通道的串扰隔离
某混合信号 PCB 中，DDR4 数据线（1.2V，1600Mbps）与 PCIe Gen3 差分对（8Gbps）平行布线 3 英寸。初始设计线间距 8mil，HFSS 仿真显示 PCIe 接收端串扰噪声达 45mV，超过 25mV 的噪声预算。分析发现，DDR 信号上升沿 200ps，耦合长度 3 英寸（约 380ps 传播延迟），属于强耦合区域。优化方案：① 将线间距扩大至 20mil；② 在两层之间增加完整地平面隔离；③ 在 DDR 数据线两侧添加地线保护。优化后串扰降至 12mV，满足预算。此案例说明，串扰控制需要从布线间距、层叠结构、参考平面完整性三个维度同时入手。
2.4 损耗：导体损耗与介质损耗
核心原理
传输线损耗由三部分组成：导体损耗（趋肤效应）、介质损耗（极化损耗）和辐射损耗（通常可忽略）。单位长度损耗 α 可表示为：
α = α_cond + α_diel
α_cond ∝ √f / (w × δ) （δ：趋肤深度）
α_diel = π × f × tanδ × √εr / c在低频段（<1GHz），导体损耗占主导；在 10GHz 以上，介质损耗迅速上升成为主要因素。FR4 的 tanδ 约为 0.02，而高速板材（如 Megtron6）的 tanδ 可低至 0.002。损耗导致信号幅度衰减和边沿退化，是限制高速传输距离的根本因素。
判断方法
| 频率段 | 主导损耗 | 典型衰减（FR4） | 改善措施 |
|---|---|---|---|
| <1GHz | 导体损耗 | 0.5~1 dB/inch | 加宽走线、增加铜厚 |
| 1~5GHz | 导体+介质 | 1~3 dB/inch | 选择低粗糙度铜箔 |
| 5~30GHz | 介质损耗 | 3~10 dB/inch | 更换低 Df 板材 |
| >30GHz | 介质+辐射 | >10 dB/inch | 使用超低损耗材料+波导结构 |
案例拆解：56Gbps PAM4 链路的损耗预算
某 56Gbps PAM4 背板链路总长 20 英寸，使用 FR4 板材。HFSS 仿真显示，在 14GHz（奈奎斯特频率）处插入损耗达 -18dB，远超 PAM4 接收端 CTLE 的补偿能力（典型 12dB）。链路无法闭合眼图。改用 Megtron6 板材后，损耗降至 -9dB，配合 RX 端 CTLE+DFE 均衡，眼图张开度从 5% 提升至 35%。此案例表明：损耗预算必须在设计初期进行，若损耗超过均衡器补偿范围，只能通过更换板材或缩短链路解决。
2.5 眼图与抖动：信号质量的最终度量
核心原理
眼图是将接收端信号按比特周期（UI）叠加显示的波形。眼图的关键指标包括：眼高（Eye Height）——反映电压裕量；眼宽（Eye Width）——反映时间裕量；抖动（Jitter）——反映边沿位置的不确定性。抖动分为随机抖动（RJ，服从高斯分布）和确定性抖动（DJ，由 ISI、串扰、电源噪声等引起）。总抖动 TJ = DJ + n × RJ（n 取决于误码率要求，如 1e-12 对应 n≈14）。
在 SerDes 仿真中，通常通过通道 S 参数 + 统计学眼图分析（如 HFSS 的 Eye Diagram 工具）或瞬态仿真（配合 IBIS-AMI 模型）来评估眼图质量。PAM4 调制由于每个符号携带 2bit 信息，对眼高和抖动的容忍度更低。
判断方法
- 眼图模板：根据协议规范（如 PCIe、IEEE 802.3）定义的眼高/眼宽掩模，仿真眼图必须完全避开掩模区域。
- 抖动分解：通过 bathtub 曲线（浴缸曲线）分离 RJ 和 DJ，评估误码率。
- 裕量评估：眼高裕量 ≥ 20%，眼宽裕量 ≥ 10%（经验值）。
案例拆解：抖动分解定位链路瓶颈
某 32Gbps NRZ 链路，实测误码率 1e-9，不满足 1e-12 要求。通过示波器采集 100 万个 UI 数据，绘制浴缸曲线，分解得到 RJ=1.2ps（RMS），DJ=8.5ps（峰峰值）。进一步分析 DJ 构成：ISI 占 5.2ps（由损耗导致），串扰占 2.1ps，电源噪声占 1.2ps。针对 ISI 部分，在 HFSS 中优化走线阻抗匹配和过孔残桩，将 ISI 降至 3.0ps；针对串扰，调整布线间距后降至 1.0ps。最终 DJ 降至 5.2ps，误码率改善至 1e-13。此案例说明：抖动分解是定位链路瓶颈的有效手段，不同抖动成分对应不同的物理根源和优化方向。
2.6 核心概念综合对比与设计要点
| 概念 | 物理本质 | 频域表征 | 时域表现 | HFSS 仿真方法 | 典型优化手段 |
|---|---|---|---|---|---|
| 传输线 | 分布参数互连 | S21 幅相 | 延迟、边沿退化 | 本征模求解 | 控制阻抗、缩短链路 |
| 阻抗匹配 | 能量反射 | S11 回波损耗 | 过冲、振铃 | TDR 仿真 | 调整线宽、终端匹配 |
| 串扰 | 电磁耦合 | S31/S41 | 噪声脉冲 | 耦合线建模 | 加大间距、地隔离 |
| 损耗 | 能量耗散 | S21 幅值下降 | 幅度衰减 | 介质/导体参数设置 | 低 Df 板材、宽走线 |
| 眼图 | 综合质量 | — | 眼高/眼宽 | 瞬态/统计仿真 | 均衡器、预加重 |
| 抖动 | 时序不确定性 | 相位噪声 | 边沿偏移 | 抖动分解 | 低噪声时钟、去耦 |
综合来看，SerDes 信号完整性设计是一个系统工程。传输线理论提供了分析框架，阻抗匹配和反射控制是基础，串扰和损耗管理决定了噪声和衰减预算，而眼图和抖动则是最终验收标准。在 HFSS 仿真实践中，建议按照以下流程推进：① 建立层叠结构和材料参数 → ② 提取单端/差分 S 参数 → ③ 检查 TDR 阻抗曲线 → ④ 评估串扰和损耗 → ⑤ 运行眼图仿真 → ⑥ 分解抖动并定位瓶颈 → ⑦ 迭代优化。每一步都需要结合理论判断和仿真数据，避免盲目试错。