3. CoWoS技术路线图

台积电CoWoS（Chip-on-Wafer-on-Substrate）先进封装技术自2012年量产以来，经历了从CoWoS-S（Silicon Interposer）到CoWoS-L（Local Silicon Interconnect）再到CoWoS-R（RDL Interposer）的三代技术演进。每一次迭代都在互连密度、集成规模、成本效益和设计灵活性四个维度上实现了显著突破，形成了覆盖不同应用场景的完整技术谱系。

3.1 技术路线总览：三代CoWoS的定位与差异

下表从互连介质、线宽/线距、最大中介层尺寸、典型应用和量产时间五个维度，对比CoWoS-S、CoWoS-L和CoWoS-R的核心差异：

3.2 CoWoS-S：全硅中介层的奠基之作

CoWoS-S是CoWoS技术路线的起点，其核心特征是在芯片与基板之间插入一块全尺寸硅中介层（Silicon Interposer）。该中介层采用与前端晶圆制造兼容的65nm或40nm工艺，通过硅通孔（TSV）实现垂直互连，并在中介层表面通过铜互连（Cu Damascene）实现芯片间的水平通信。

• 互连密度：线宽/线距可达0.8μm/0.8μm，支持超高带宽芯片间互连。
• 集成规模：单颗中介层最大尺寸约1,200mm²，可集成2~4颗大型芯片。
• 典型产品：NVIDIA V100/A100 GPU、Xilinx Virtex-7 FPGA。
• 局限性：全硅中介层成本高昂，且受限于光刻掩模版尺寸（约858mm²），难以扩展至更大尺寸。

3.3 CoWoS-L：局部硅互连的灵活扩展

CoWoS-L是CoWoS-S的进化版本，其核心创新在于用局部硅互连（LSI, Local Silicon Interconnect）替代全硅中介层。LSI仅在有互连需求的芯片边缘区域保留硅桥，其余区域使用有机基板进行信号扇出，从而大幅降低制造成本并突破尺寸限制。

• 互连密度：LSI区域线宽/线距可达0.5μm/0.5μm，比CoWoS-S更精细。
• 集成规模：通过多颗LSI拼接，中介层尺寸可扩展至2,500mm²以上。
• 设计灵活性：支持不同工艺节点芯片的异构集成，如7nm GPU + 5nm AI加速器。
• 典型产品：NVIDIA H100/B200 GPU、AMD MI300X。

3.4 CoWoS-R：有机RDL互连的成本优化

CoWoS-R是CoWoS技术路线中成本最低的成员，其完全采用有机RDL（Redistribution Layer）作为互连介质，彻底摒弃了硅中介层。RDL通过多层有机介电层和铜布线实现芯片间的信号重分布，制造工艺与扇出型晶圆级封装（FOWLP）兼容。

• 互连密度：线宽/线距为2.0μm/2.0μm，低于CoWoS-S和CoWoS-L，但足以满足中高端应用。
• 成本优势：无需TSV和硅中介层，制造成本比CoWoS-S降低约40%~50%。
• 集成规模：最大中介层尺寸约1,500mm²，支持2~4颗芯片集成。
• 典型应用：中端AI推理芯片、网络处理器、5G基站芯片。

3.5 三代CoWoS技术演进总结

从CoWoS-S到CoWoS-L再到CoWoS-R，台积电构建了一个覆盖高性能旗舰、灵活扩展和成本优化三个层级的完整封装技术体系。下表总结了三代技术的核心演进指标：