3. ASIC设计流程概览
ASIC（Application-Specific Integrated Circuit，专用集成电路）设计是一个将系统需求转化为硅片物理实现的复杂系统工程。从最初的产品规格定义到最终的流片（Tape-out）乃至量产，整个流程通常跨越12至24个月，涉及架构设计、前端逻辑设计、电路设计、物理实现、验证与签核等多个专业领域。在混合信号（Mixed-Signal）芯片设计中，一个核心挑战在于：数字设计流程高度自动化、以时序和逻辑正确性为核心；而模拟设计流程则高度依赖人工经验、以电压电流精度和物理效应为核心。理解这两条流程的差异以及它们在AMS（Analog/Mixed-Signal）协同仿真中的交汇点，是掌握现代ASIC设计的关键前提。下图展示了ASIC设计从规格到流片的总览流程，以及模拟与数字设计流程的并行与协同关系。
上图清晰地揭示了ASIC设计的两条主线：左侧的数字设计流程（RTL到GDSII）与右侧的模拟设计流程（Schematic到Layout）。两者在物理实现阶段（版图）最终交汇，而AMS协同仿真则贯穿于整个设计验证周期，是确保混合信号芯片功能正确性的核心手段。本章将深入剖析这两条流程的差异、各自的里程碑节点，以及它们如何通过协同仿真实现高效互动。
3.1 数字ASIC设计流程：以时序收敛为核心的自动化流水线
核心原理：RTL到GDSII的层级化抽象
数字ASIC设计遵循“自顶向下”（Top-Down）的设计哲学。设计者从系统架构出发，使用硬件描述语言（HDL，如Verilog/VHDL）在寄存器传输级（RTL）对电路行为进行建模。其核心原理在于通过逻辑综合（Logic Synthesis）工具，将RTL代码映射为标准单元库（Standard Cell Library）中的门级网表（Gate-level Netlist）。整个流程高度依赖EDA工具的自动化处理，设计者的主要精力集中在RTL代码质量、时序约束（SDC）以及验证覆盖率上。
操作流程：数字前端与后端的接力
数字设计流程通常分为前端（Front-end）与后端（Back-end）两个阶段。前端负责从RTL到门级网表的生成，后端负责从门级网表到GDSII物理版图的实现。具体步骤如下：
- RTL设计与功能验证：使用Verilog/VHDL编写逻辑功能，并通过仿真工具（如VCS、Questa）进行功能验证（前仿真）。验证环境通常基于UVM（Universal Verification Methodology）方法学构建。
- 逻辑综合：使用Design Compiler（Synopsys）或Genus（Cadence）将RTL综合成门级网表。此步骤需要输入标准单元库、时序约束（SDC）和设计约束。
- DFT（可测试性设计）：插入扫描链（Scan Chain）、BIST（内建自测试）等逻辑，以便流片后进行芯片测试。
- 布局布线（P&R）：使用Innovus或ICC2进行Floorplan（布局规划）、Placement（标准单元摆放）、Clock Tree Synthesis（时钟树综合）和Routing（布线）。
- 签核（Sign-off）：包括静态时序分析（STA，使用PrimeTime）、功耗分析、IR Drop分析以及物理验证（DRC/LVS，使用Calibre）。
案例拆解：一个简单的SPI从机接口模块
假设我们需要设计一个SPI从机接口模块。数字工程师首先编写RTL代码描述其移位寄存器和状态机逻辑。在仿真环境中，通过UVM测试平台发送SPI协议激励，验证数据读写功能是否正确。随后，设定时钟频率为100MHz，综合工具将RTL映射为约5000个标准单元。后端工程师进行布局布线，确保时钟偏斜（Skew）小于0.1ns。最终，STA报告显示所有路径的Setup Slack为正，DRC/LVS无错误，该模块即可交付进行顶层集成。
常见误区与总结
3.2 模拟ASIC设计流程：以精度和物理效应为核心的手工艺术
核心原理：自底向上的全定制设计
与数字流程不同，模拟设计（如ADC、PLL、LDO、SerDes PHY）通常采用“自底向上”（Bottom-up）的方法。设计者从晶体管级（Transistor-level）的电路原理图开始，通过计算和仿真逐步确定器件尺寸（W/L）、偏置电流和电阻电容值。模拟设计对电压、电流、噪声、失配（Mismatch）和温度漂移等参数极其敏感，这些物理效应无法通过简单的逻辑抽象来建模，必须依赖精确的SPICE模型和版图技术。
操作流程：从原理图到版图的精细迭代
模拟设计流程虽然步骤较少，但每一步都需要设计者深度参与和决策：
- 电路图设计（Schematic Entry）：使用Virtuoso Schematic Editor绘制晶体管级电路。
- 前仿真（Pre-layout Simulation）：使用Spectre或HSPICE进行SPICE仿真，验证DC工作点、AC响应、瞬态行为、噪声和失真等指标。
- 版图设计（Layout Design）：在Virtuoso Layout Suite中手工绘制版图。需要考虑器件匹配（Common Centroid）、寄生参数、天线效应和闩锁效应（Latch-up）等。
- 寄生参数提取（PEX）：使用Calibre xRC或Quantus提取版图中的寄生电阻、电容和电感。
- 后仿真（Post-layout Simulation）：将提取的寄生参数反标回网表，再次进行SPICE仿真，验证版图对电路性能的影响。
案例拆解：设计一个12-bit SAR ADC的电容阵列DAC
以SAR ADC中的电容阵列DAC为例。模拟工程师首先根据热噪声（kT/C）要求确定单位电容Cu的大小（例如，为了满足70dB SNR，Cu需大于2fF）。在原理图中搭建差分电容阵列，并进行瞬态仿真，观察DAC建立时间是否满足SAR逻辑的时序要求。在版图阶段，工程师必须采用Common Centroid布局来保证电容匹配精度，并添加Dummy电容减少边缘效应。PEX提取后，后仿真发现由于顶层金属走线耦合，DAC的INL（积分非线性）从0.5LSB恶化到1.2LSB。工程师需要调整走线间距或增加屏蔽层，重新提取并仿真，直至指标恢复。
常见误区与总结
3.3 模拟与数字流程的差异对比与协同点
核心原理：设计范式的根本性差异
模拟与数字设计流程的差异源于其底层数学和物理模型的不同。数字电路处理离散的“0”和“1”逻辑电平，具有极强的噪声容限；而模拟电路处理连续的电压/电流信号，对任何微小的扰动都敏感。下表总结了二者的核心差异：
| 对比维度 | 数字设计流程 | 模拟设计流程 |
|---|---|---|
| 设计方法 | 自顶向下，RTL抽象 | 自底向上，晶体管级全定制 |
| 自动化程度 | 高度自动化（综合、P&R） | 低自动化，依赖手工版图 |
| 核心验证手段 | 逻辑仿真、STA、形式验证 | SPICE仿真（前/后仿） |
| 关键性能指标 | 时序（Setup/Hold）、功耗、面积 | 增益、带宽、噪声、失真、匹配 |
| 设计周期 | 相对较短（数月） | 相对较长（数月至一年以上） |
| EDA工具 | VCS, DC, ICC2, PrimeTime | Virtuoso, Spectre, Calibre |
| 主要挑战 | 时序收敛、时钟树综合 | 寄生效应、器件失配、噪声耦合 |
协同点：AMS协同仿真的必要性
在混合信号芯片中，数字逻辑控制模拟前端，模拟信号经过数字化后送入数字后端处理。两个域之间的接口（如ADC的输出、DAC的输入、PLL的控制电压）必须进行联合验证。AMS协同仿真（AMS Verification）正是为了解决这一问题而诞生的。它将数字仿真器（如Xcelium）与模拟仿真器（如Spectre）整合在同一个仿真环境中，实现SPICE级精度的模拟电路与门级/RTL级的数字逻辑同步仿真。
案例拆解：MCU内置的12-bit ADC与数字控制逻辑协同验证
考虑一个集成在MCU内部的ADC模块。数字工程师编写了ADC控制寄存器、采样状态机和FIFO数据缓冲逻辑。模拟工程师完成了ADC核心的晶体管级设计。在芯片集成阶段，需要验证“数字逻辑正确配置ADC寄存器，ADC完成转换，并将数据正确写回FIFO”的完整链路。
初始现象：在纯数字仿真中，ADC被建模为理想模型，功能验证通过。但在AMS协同仿真中，将ADC替换为晶体管级网表后，发现当输入电压接近满量程时，ADC输出的数字码在特定边界值（如从2047跳变到2048）时出现亚稳态，导致FIFO中偶尔写入错误数据。
分析过程：通过查看协同仿真的波形，发现ADC的EOC（转换结束）信号在时钟上升沿附近发生跳变，违反了数字逻辑的建立时间要求。这是因为模拟比较器的延迟在边界条件下变大，导致EOC信号延迟。
解决方案：在数字逻辑中，将EOC信号的采样路径增加一级同步触发器（Synchronizer），并调整采样时钟相位，确保在EOC稳定后再进行采样。修改RTL后重新进行AMS仿真，问题解决。
复盘经验：此案例深刻说明了AMS协同仿真的价值——它能在流片前发现数字与模拟接口的时序隐患。如果仅依赖理想模型，该问题将直接导致芯片流片失败。