3. 传输线理论入门
在多节点总线设计中，很多工程师第一次遇到“波形过冲、振铃、边沿台阶”时，会本能地怀疑芯片驱动能力或电源噪声。但真正的原因往往藏在一条看似普通的走线里：当信号边沿足够快、走线足够长时，PCB 走线不再是“理想导线”，而是一条传输线。理解传输线理论，是理解终端匹配为何必要、偏置为何影响总线静态电平的前提。
一、特性阻抗：传输线的“固有身份”
传输线最基本的参数是特性阻抗 Z₀。它并不是用万用表能直接量到的电阻，而是信号沿传输线传播时，每一小段分布电感与分布电容对信号呈现的瞬时阻抗。对于常见的微带线或带状线，Z₀ 由线宽 W、介质厚度 H、介电常数 εr 以及铜厚共同决定。典型 FR-4 板材上，单端 50Ω、差分 90Ω 或 100Ω 是最常见的取值。
关键点在于：Z₀ 与线长无关。一条 5cm 和一条 50cm 的 50Ω 走线，特性阻抗都是 50Ω，区别只在于传播延迟和损耗。信号在进入传输线的瞬间，看到的是 Z₀，而不是末端的负载电阻。只有当信号到达末端并“返回”信息后，源端才知道末端接了什么。
二、反射：阻抗不连续处的“回声”
当信号沿传输线传播到末端，如果末端负载阻抗 Z_L 与线特性阻抗 Z₀ 不相等，就会发生反射。反射系数 Γ 定义为：
Γ = (Z_L − Z₀) / (Z_L + Z₀)
Z_L = Z₀ → Γ = 0 完全匹配，无反射
Z_L = ∞ → Γ = +1 开路，全反射，同相
Z_L = 0 → Γ = −1 短路，全反射，反相
Z_L = 2Z₀ → Γ = +1/3 部分反射，同相
Z_L = 0.5Z₀→ Γ = −1/3 部分反射，反相反射波会叠加在入射波上，形成过冲、下冲、振铃和边沿台阶。对于多节点总线，每个分支点、每个连接器、每个未端接的接收端，都是潜在的阻抗不连续点。反射不是“故障”，而是传输线物理规律的必然结果；设计的目标是控制反射幅度，而不是幻想它不存在。
三、驻波与传播延迟
当入射波与反射波在传输线上持续叠加，就会形成驻波。驻波表现为线上某些位置电压幅度始终最大（波腹），某些位置始终最小（波节）。驻波比 VSWR 越大，说明匹配越差。在数字总线上，驻波通常表现为特定频率的振铃，其频率与线长和传播速度有关。
传播延迟 t_pd 是信号从源端传到末端所需的时间，通常用单位长度延迟表示：
t_pd ≈ 1 / v = √(εr_eff) / c
其中 c = 3×10⁸ m/s，εr_eff 为有效介电常数
FR-4 微带线典型值：约 150~180 ps/inch
FR-4 带状线典型值：约 180~200 ps/inch传播延迟决定了“短线”与“长线”的分界。工程上常用经验判据：当走线延迟大于信号上升沿的 1/6 时，就必须按传输线处理。例如上升沿 1ns，1/6 约为 167ps，对应 FR-4 微带线约 1 英寸。超过这个长度，反射和终端匹配就不再可忽略。
四、终端匹配的物理意义与常见方案
终端匹配的核心思想是：在传输线末端放置一个等于 Z₀ 的电阻，使负载阻抗与线特性阻抗一致，从而让 Γ=0，反射波不再产生。从能量角度看，匹配电阻吸收了到达末端的信号能量，避免了能量来回反弹形成驻波。从波形角度看，末端电压单调上升，过冲和振铃被显著抑制。
常见终端匹配方案对比如下：
| 匹配方式 | 连接位置 | 优点 | 缺点 | 适用场景 |
|---|---|---|---|---|
| 并联终端 | 末端对地接 R_T = Z₀ | 反射最小，波形最干净 | 静态功耗大，驱动负担重 | 高速点对点、短总线 |
| 戴维南终端 | 末端分压：R1 上拉、R2 下拉 | 兼顾匹配与静态偏置 | 功耗仍较大，电阻取值需折中 | 多节点总线、TTL/CMOS |
| 串联终端 | 源端串 R_S + Z_drive ≈ Z₀ | 功耗低，成本低 | 只适合点对点，负载端仍有反射 | 单负载、时钟线 |
| AC 终端 | 末端 R_T 串 C 到地 | 直流功耗为零 | 电容影响边沿，参数敏感 | 低功耗、中速总线 |
五、案例：一条 30cm 总线为何出现双台阶
某 3.3V 多节点总线，走线约 30cm，FR-4 微带线，驱动器上升沿约 1.2ns。实测接收端波形出现明显双台阶和约 0.8V 过冲。按传播延迟估算：30cm ≈ 11.8 英寸，t_pd ≈ 170ps/inch × 11.8 ≈ 2.0ns。上升沿 1.2ns 小于 2×t_pd，属于典型长线场景。
进一步检查发现，末端未做任何匹配，接收端高阻，Γ≈+1。信号到达末端后全反射，返回源端后又因源端阻抗低于 Z₀ 再次反射，形成多次往返，表现为台阶和振铃。解决方案是在末端增加戴维南终端：上拉 220Ω 到 3.3V，下拉 330Ω 到地，并联等效约 132Ω，再并联一条 75Ω 到地，使等效负载接近 50Ω。整改后过冲从 0.8V 降到 0.15V 以内，眼图明显张开。
六、常见误区与复盘
- 误区一：认为“线短就不用管”。 实际上判据是延迟与上升沿之比，不是绝对长度。上升沿越快，临界长度越短。
- 误区二：只加电阻不算阻值。 匹配电阻必须等于或接近 Z₀，随意取 100Ω 或 1kΩ 可能既不能消反射，又增加功耗。
- 误区三：忽略源端阻抗。 串联终端需要 R_S + Z_drive ≈ Z₀，若驱动器输出阻抗未知，匹配效果会大打折扣。
- 误区四：多节点总线只在一端匹配。 多分支结构存在多个不连续点，往往需要戴维南或 AC 终端，并控制分支长度。
- 误区五：把偏置电阻当匹配电阻。 偏置用于确定总线空闲电平，匹配用于吸收反射，两者目标不同，需分别计算、协同设计。
复盘时建议按以下顺序排查：先确认信号上升沿和走线延迟，判断是否进入传输线范畴；再检查末端负载和分支拓扑，估算反射系数；然后根据总线类型选择匹配方案，计算电阻取值和静态电流；最后用示波器在接收端测量过冲、振铃和台阶，验证匹配效果。只有把特性阻抗、反射、驻波、传播延迟和终端匹配放在同一个物理图景中理解，多节点总线的终端与偏置设计才不会变成“凭经验试电阻”。