4. 硬件设计检查
MCU样机能否顺利进入量产，硬件设计检查是绕不开的第一道关口。很多在实验室“跑得挺好”的板子，一到小批量就出现复位异常、时钟不起振、下载失败、EMC超标等问题，根源往往不在软件，而在电源、时钟、复位、调试接口和叠层这些基础硬件设计上。本节围绕六个关键检查项，给出可落地的审查方法与判据。
一、核心原理：六项检查构成MCU最小系统的可靠性底座
MCU要稳定运行，必须同时满足四个条件：供电干净、时钟准确、复位可靠、调试可达。电源树决定能量如何从输入分配到各电源域；去耦电容决定瞬态电流能否就近补充；晶振布局决定时钟抖动与起振裕量；复位电路决定上电与异常时能否可靠归零；调试接口决定量产烧录与问题定位是否顺畅；PCB叠层则决定回流路径、阻抗与串扰。六者相互耦合，任何一项短板都会在量产阶段被放大。
二、方法流程：从原理图到PCB的逐项检查
建议按“原理图审查 → 布局审查 → 叠层与布线审查 → 上电实测”四步推进，每一步都有明确输出物。
- 电源树审查：画出从输入到每个电源域的完整路径，标注电压、电流、压降、纹波要求。重点确认DCDC与LDO的输入输出裕量、使能时序、软启动时间，以及模拟域与数字域是否独立供电。
- 去耦电容审查：对照MCU数据手册的电源引脚表，逐引脚确认0.1µF电容是否就近放置，板级10µF是否覆盖整个电源域。检查电容到引脚、引脚到地的回路面积是否最小。
- 晶振布局审查：确认晶振与MCU距离、负载电容计算、走线是否包地、下方是否禁布。高速晶振优先选择有源晶振或带屏蔽的封装。
- 复位电路审查：确认复位脉宽、复位阈值、滤波电容与上拉电阻取值，NRST走线是否远离DCDC电感和时钟线。
- 调试接口审查：确认SWD或JTAG信号是否预留上拉/下拉、串阻，接口位置是否便于量产夹具接触，是否与GPIO复用冲突。
- 叠层审查：确认信号层是否有完整参考平面，时钟与高速线是否跨分割，电源平面是否完整，回流路径是否连续。
三、关键参数与判据清单
| 检查项 | 关键参数 | 推荐判据 | 常见问题 |
|---|---|---|---|
| 电源树 | 压降、纹波、时序 | 纹波≤1%Vout，裕量≥20% | LDO压差不足、上电时序错 |
| 去耦电容 | 容值、位置、回路 | 0.1µF距引脚≤2mm | 电容远离引脚、地过孔过长 |
| 晶振 | CL、频偏、起振裕量 | 频偏≤±20ppm，裕量≥3倍 | 负载电容算错、走线过长 |
| 复位 | 脉宽、阈值、滤波 | 脉宽≥手册最小值×2 | RC取值过小、NRST受干扰 |
| 调试接口 | 上拉、串阻、位置 | SWD上拉10k，串阻22~100Ω | 接口被占用、夹具接触不良 |
| PCB叠层 | 参考平面、阻抗、回流 | 时钟线全程参考地平面 | 跨分割、回流路径断裂 |
四、案例与复盘：一次小批量复位异常的分析
某项目样机阶段运行正常，小批量200台中有12台偶发复位。排查发现：NRST走线从MCU引出后与DCDC电感下方平行走线约8mm，且复位电容由0.1µF误贴为0.01µF。DCDC开关噪声通过寄生电容耦合到NRST，复位脉宽不足导致MCU误复位。整改措施：NRST改走内层并包地，复位电容恢复0.1µF，同时在NRST靠近MCU处增加100nF滤波。整改后200台连续老化72小时无复位。
常见误区：①只看原理图不看布局，去耦电容“有就行”；②晶振负载电容凭经验取值，不按CL公式计算；③复位电路直接照抄参考设计，不核对本MCU手册的复位脉宽与阈值；④调试接口只留焊盘不留上拉，量产烧录时偶发失败；⑤四层板把电源和地放在同一层，导致回流路径断裂。
实操建议：在样机阶段用示波器实测以下信号并留档：各电源域上电波形与纹波、NRST上电与按键复位波形、晶振起振时间与频偏、SWD烧录成功率。量产前完成一次“硬件设计检查表”逐项签字，把问题拦截在投板之前。
# 晶振负载电容估算示例
CL = 12pF（晶振规格）
Cstray ≈ 3pF（PCB寄生）
C1 = C2 = 2 × (CL - Cstray) = 2 × (12 - 3) = 18pF
# 实际选用18pF，并预留可替换为15pF/22pF的焊盘
# SWD接口推荐连接
SWCLK -- 10k上拉至3.3V -- MCU
SWDIO -- 10k上拉至3.3V -- MCU
NRST -- 100nF对地 -- MCU
GND -- 就近接地
硬件设计检查不是一次性动作，而是贯穿样机到量产的持续过程。把电源树、去耦、晶振、复位、调试接口和叠层这六项做成检查表，每轮改板逐项确认，才能把“实验室能跑”变成“量产稳定”。